ProASIC™ 500K Family

Rysy a užitné vlastnosti Vysoká kapacita  až systémových hradel  14 kbit až 63 kbit Dual-Port SRAM 106 až 440 uživatelských I/O Výkonnost  33 MHz PCI 32-bit PCI  Vnitřní systém až do 250 MHz  Vnější systém až do 100 MHz Nízká spotřeba  nízká impedance Flash přepínačů  segmentová hierarchie propojovací struktury  malé, výkonné logické buňky (Cells) Vysoce výkonná propojovací hierarchie  ultrarychlá místní propojovací síť (Ultra Fast Local Network)  výkonná síť dlouhých linek (Efficient Long Line Netvork)  vysokorychlostní síť velmi dlouhých linek (High Speed Very Long Line Network)  vysokovýkonostní globální síť (High Performance Global Network) Nonvolatilní a reprogramovatelná Flash Technologie  LVCMOS 0.25µ, 4 vrstvy metalu. I/O  Možnost volby napěťové úrovně 2,5V/3,3V  Kompatibilní s 3.3V PCI technologií Zabezpečení programování pomocí zabezpečovacího kódu ISP (In-System Programming)  In-System programování pomocí softwaru Silicon Sculptor a Flash Pro Boundary Scan Test  kompatibilní s normou IEEE Standard

Obecný popis ProASIC 500K je rodina kombinující výhody ASICu a programovatelných součástek. ProASIC 500K součástky zkracují dobu výroby a umožňují vytvořit velkokapacitní systémy. Ideální pro aplikace v síti, počítačích a spotřební elektronice. ProASIC 500K Family se skládá ze čtyř součástek se soustavou hradel v rozsahu od 100k do 475k a až 63kbitů Dual-Port RAM

Profil produktů

Architektura ProASIC 500K ProAsic rodina poskytuje granulitu srovnatelnou s hradlovými poli. Na rozdíl od statických pamětí RAM používá vyhledávací tabulku nebo mapování během návrhu. ProASIC 500K součástky jsou založeny na systému Sea of Tiles- „moře dlaždic“ (obr.1), z nichž každá může být konfigurována jako 3 – vstupová logická funkce (kupř. NAND,D klopný obvod řízen hranou atd.) naprogramováním příslušných Flash přepínačů - jejich sepnutím(obr.2,3) Hradla a větší funkce se propojují pomocí čtyřvrstvé hierarchie. Flash přepínače se programují propojením jednotlivých vstupů a výstupů buněk. Dále obvody této řady obsahují tzv.Dual-Port SRAM bloky s vestavěnou FIFO/RAM řídící logikou. Touto logikou se nastavuje šířka a hloubka bloku paměti, potřebná například pro zpracování synchronních či asynchronních operací.

Sea of Tiles- „moře dlaždic“

Flash přepínač a logická buňka

 Flash přepínač (Flash Switch) V ProASIC se nacházejí dva tranzistory MOS dělící se o jedno plovoucí hradlo. Jeden slouží k programování informace a jejímu mazání, zatímco druhý slouží ke spojení či rozpojení signálových linek, respektive k jejich konfiguraci. (Obr.2)

 Logické moduly (Logic Tiles) Logické moduly – buňky (Obr.3) obsahují 3 vstupy, z nichž může být každý invertován a jeden výstup, který může být napojen na ultra- rychlou místní či efektivní dlouhou linku (cestu). Do jednoho modulu (buňky) může být nakonfigurován dle výrobce například 3-vstupé XOR hradlo. Dva multiplexery mohou vytvořit zpětné vazby, kterými se může vytvořit funkce řízená hladinou či hranou i s mazáním (clear) a nastavením (set).

 Propojování cest Propojovací struktura obvodů ProASIC je založena na čtyřvrstvé architektuře: ultrarychlá místní propojovací linka (ultra fast local line) výkonná dlouhá linka (efficient long line) vysokorychlostní velmi dlouhá linka (high speed very long line) vysokovýkonostní globální síť (high performance global network)

Ultrarychlá místní propojovací linka (ultra fast local line) slouží k propojení výstupu jedné buňky se jedním vstupem okolních osmi buněk

Výkonná dlouhá linka (efficient long line) slouží k překlenutí větších vzdáleností a k více rozvětveným spojům. Délka překlenutí se pohybuje od 1 do 4 modulů, přičemž probíhají vodorovně nebo svisle. Každý výstup modulu může být propojen s každým vstupem jakéhokoliv dalšího modulu v součástce. Programovací software součástky navíc automaticky vloží do cesty buffer, je-li potřeba kompenzovat zátěž cesty například kvůli její velké délce.

Vysokorychlostní velmi dlouhá linka (high speed very long line) je určena k překlenutí celé součástky s minimálním zpožděním signálu. Užívá se pro velmi dlouhé linky a velmi rozsáhlé sítě. Tyto spoje vedou vertikálně a horizontálně. Poskytují vícenásobný přístup ke každé skupině modulů v součástce

Vysoce výkonná globální síť (high performance global network) určena k rozvodu hodinového signálu (4 piny součástky nebo vnitřní logika). Tyto sítě jsou typické pro distribuci hodin a resetu.

 Zdroj hodin ProASIC poskytuje čtyři globální sítě, přístupné z globálního bloku či z logické buňky. Globální linky poskytují v nejhorším případě hodinový posuv 0,3 ns

 Stromová struktura rozvodu hodinového signálu Jedna z výhod architektury obvodů ProASIC je možnost nastavení zpoždění hodinového signálu. ProASIC rodina nabízí 4 globální stromy. Každý z těchto stromů je založen na síti „pátěř – žebro“, tak že každý zasahuje všechny dlaždice ve své oblasti.(obr.7). Tato flexibilní stromová architektura umožňuje v součástce A500K270 namapovat až 56 různých vnitřních/vnějších hodin.

 Input/Output bloky Rodina Pro ASIC 500K nabízí až 440 uživatelských I/O pinů (viz. obvod A500K270). Pokud je blok napájen 3,3 V lze konfigurovat napěťovou úroveň I/O na 2,5 V nebo na 3,3 V. Tabulka 2 ukazuje napěťové konfigurace. Obrázek 8 ukazuje I/O rozhraní s jinými součástkami. I/O bloky jsou plně konfigurovatelné k poskytování nejvyšší flexibility a rychlosti. Každý může být konfigurován jako vstup, výstup, třístavový řadič nebo jako obousměrný buffer (obr. 9).

I/O piny konfigurované jako vstupy mají následující vlastnosti: jednotlivě volitelná 2,5 V nebo 3,3V úroveň volitelný Pull-up rezistor I/O piny konfigurované jako výstupy mají následující vlastnosti: volitelná úroveň výstupního signálu 2,5 V nebo 3,3 V 3,3 V PCI volba úrovně TTL nebo CMOS volitelná rychlost přeběhu třístavový výstup I/O piny konfigurované jako obousměrné buffery mají následující vlastnosti: volba úrovně 2,5 V nebo 3,3 V 3,3 V PCI volitelný Pull-up rezistor volitelná rychlost přeběhu třístavový výstup Vlastnosti konfigurace pinů

Boundary Scan Je kompatibilní s normou IEEE Standard , která definuje hardwarovou architekturu a mechanismus testování. Základ ProASIC boundary- scan logického obvodu je složen TAP (test access port), TAP kontroléru a instrukčního registru. Každá testovaná sekce je přístupná skrze TAP pomocí 5 pinů : TCK (test clock input) TDI and TDO (test data input and output) TMS (test mode selector) TRST (test reset input).

Ochrana proti neoprávněnému čtení Součástky této řady obsahují tzv. ochranné bity proti čtení obsahu, které po jednom naprogramování uzamknou přístup k celému naprogramovanému obsahu součástky. Uživatel pak může součástku znovu naprogramovat, jestliže zadá určitý ochranný klíč. Protože veškerá informace v součástce je uložena jako náboj v plovoucím hradle nelze žádnou fyzikální destrukcí informaci získat.

Přídavná vložená paměť Jedná se o paměťové bloky o velikosti 256x9 bitů. Podle součástky je jich umístěno od 6 do 28, které podporují různorodé konfigurace tohoto paměťového prostoru. Tzn. že mohou být nakonfigurovány a užívány jako na sobě nezávislé bloky, nebo je lze skládat do větších různých celků. Tyto paměťové moduly jsou navrženy jako two-port memory, tzn. že se do nich může zároveň číst i zapisovat. Jednotlivé vytvořené paměťové bloky lze nakonfigurovat jako SRAM nebo FIFO s možností pro jednotlivé bloky nezávislým nastavením synchronního či asynchronního přístupu čtecích a zápisových portů.

Konfigurace přídavných pamětí

ProASIC Plus

Rysy a užitné vlastnosti Vysoká kapacita až 1milion systémových hradel 27 kbit až 198 kbit Dual-Port SRAM 66 až 712 uživatelských I/O Reprogramovatelná Flash technologie 0.22µ 4LM Flash-based CMOS Výkonnost 3.3V, 32-bit PCI (do 50 MHz) dva integrované PLL vnější systém do 150 MHz Zabezpečení programování zabezpečení pomocí ochranného klíče (FlashLock) Nízká spotřeba Nízká impedance Flash přepínačů Segmentová hierarchie propojovací struktury Malé, výkonné, konfigurovatelné logické buňky (Cells) Vysoce výkonná propojovací hierarchie ultrarychlá místní propojovací síť a síť dlouhých linek (Ultra-Fast Local and Long-Line Network) vysokorychlostní síť velmi dlouhých linek (High Speed Very Long Line Network) vysoký výkon, malá doba přeběhu I/O možnost Schmittova KO na každém vstupu s hysterezí 0,3V možnost volby napěťové úrovně 2,5V/3,3V obousměrné globální I/O kompatibilní s PCI Specification Revision 2.2 Boundary-Scan Test IEEE Std (JTAG) Compliant Hodiny hodiny s flexibilní fází, násobička/dělička kmitočtu, přizpůsobení zpoždění ISP (In-System Programming) In-System programování pomocí rozhraní JTAG

Architektura ProASIC PLUS Součástky této řady jsou 2.generací a vylepšují součástky řady ProASIC 500K. O proti této řadě podporují větší integrovanou paměť, větší počet I/O pinů i logických modulů. Navíc jsou vybaveny interními hodinami s fázovým závěsem. Jinak jsou ostatní důležité funkce prakticky totožné s řadou ProASIC 500K. Technologie výroby je Flash-based 0.22 um LVCMOS s čtyřvrstvou metalu.

Interní generátor hodin s fázovým závěsem Každý chip obsahuje 2 generátory hodinového signálu s 240 MHz fázovým závěsem, zpožďovací linkou (0.25ns, 0.50ns, 4ns), fázovým posunutím (0º, 90º, 180º, 270º), násobičkou a děličkou kmitočtu a veškerými obvody pro propojování a šíření hodin po dvojité vnitřní globální síti na každé straně chipu.

Schéma interního generátoru hodin s fázovým závěsem

Dvě globální multiplexované linky GLOBAL A a GLOBAL B přicházejí z opačných stran chipu a umožňují obousměrný přístup k PLL. Globální linka obsahuje LVPECL vstupní pin a výstup z PLL, kterými se může řídit. Globální linka může být řízena různými výstupy z bloku PLL: Pomocí signálu GLA: výstup z GLOBAL MUX A přímým výstupem z PLL s kmitočtem fout výstupem z PLL fout děleným, násobeným, fázově či časově posunutým či pomocí signálu GLB: výstup z GLOBAL MUX B výstupem z PLL fout děleným, násobeným a časově posunutým Děličky kmitočtu jsou programovatelné: Dělička n : (4 bity) Dělička u a v : (2 bity) Dělička m : (6 bitů) Tzn. že lze vytvořit libovolné násobící koeficienty dle vztahů m/(n*u) a m/(n*v). Popis interního generátoru

LVPECL piny Jedná se o speciální vstupní piny na obou protilehlých stranách pouzdra vedle pinů AVDD a AGND napájející PLL. Jedná se o vysokorychlostní diferenční vstup. Obsahuje vstupní buffer s nízkopříkonovým diferenčním zesilovačem signálu a jeho komplementu PPCEL a NPCEL. LVPECL buňka porovná napětí na PPCEL pinu s napětím na NPCEL pinu a výsledek pošle na globální multiplexovanou linku (možný vstup do PLL).