XILINX 3000, 4000 Obvody 2. generace FPGA 0,25  m technologie až hradel frekvence do 100 MHz Minule:

XILINX Spartan TM 3. generace FPGA od Xilinx 90 nm technologie až hradel ekviv. CLB frekvence 325 MHz až 784 uživatelských I/O pinů

Společné rysy: · vychází z řady 4000 s mnoha vylepšeními · zamýšleny jako komplexní náhrada ASIC obvodů · konfigurace pomocí SRAM · knihovny předdefinovaných zařízení · podpora mnoha napěťových standartů na IO pinech Verze Spartanů ·od nejjednodušších XL přes Spartan-II až Spartan-3:

Xilinx Spartan 3,3V i 5V verze PCI standart kompatibilni frekvence do 80 MHz 5K-40K hradel, log. bloků, CLBs uživatelských I/O pinů Fast Carry Logic B-SCAN (kontrola konfigurace dle IEEE distribuovaná RAM - SelectRAM TM 3 interní sběrnice (PSM, SLL, DLL)

Spartan XL 3,3V nízkopříkonová logika s podporou 5V úrovní - XL má navíc: vstup Power Down přidána funkce Latch v CLB konfigurace v Express Mode vylepšená Fast Carry Logic, rozvod hodinového sig. a celkově větší výkon

Spartan/XL - layout FPGA obsahuje : sítě propojek/sběrnic vstupně-výstupních bloků IOB konfigurovatelných log. bl. CLB blok interního oscilátoru OSC jednotku konfigurace START-UP jednotku ReadBack (kontrola) jednotku Boundary Scan (IEEE)

Sběrnice 3-stavová na jeden řádek/sloupec připadá: –8 single lines (SL), mezi každým CLB –2 double lines (DL), spojuje CLB objednu (metalické) –3 long lines (LL), pro rozvod na větší vzdálenosti (metalické) PSM - programmable switch matrix, stejné jako u řady 4000, spojuje sítě SL a DL HW realizace 6-ti tranzistory další sběrnice: GSR - Global Set/Reset GTR - pro testování B-SCAN

IOB - vstupně/výstupní blok konfigurovatelný jako vstup/výstup/obousměrný programovatelná náběžná hrana, pull up/down XL má ještě zařazen D člen na výstupu (latch) standarty TTL, LVTTL, PCI3/5V, LVCMOS 3V

CLB - configurable logic block LUT = Look-Up-Table, generátory logických funkcí na jeden CLB možno: 3 funkce o 4 proměnných 1 funkce o 5 proměnných pouze některé funkce o 9 proměnných

Interní Oscilátor při startu, timeoutu, konfiguraci, řízení řetězených zařízení START-UP jednotka - řídí načítání konfiguračních dat ReadBack - umožňuje načtení vnitřních stavů a konfigurace možno i při zmrazeném hodinovém signálu B-SCAN - pro kontrolu/testy součástky v obvodu; viz IEEE PowerDown - pouze XL; zachová konfiguraci, při spotřebě 0.1mA Konfigurace - módy: Serial Master/Slave XL - Express (po bytech - 8x rychlejší) RAM -lze jako jednoportová 1x16b, 2x16b, 1x32b nebo jako 1x16b dvouportová

Spartan II 2,5V verze, 180 nm technologie postaveny na VIRTEX TM architektuře až 19 I/O standartů frekvence do 200 MHz 15K-200K hradel, log. bloků, CLBs uživatelských I/O pinů distribuovaná RAM - SelectRAM TM bloková RAM (4..14 bloků po 4 kb) 4 hodinové linky s DLL (Digital Locked Loop)

Spartan IIE Větší hustota integrace diferenciální I/O standarty 1,8V verze, 150 nm technologie postaveny na VIRTEX TM architektuře až 24 I/O standartů frekvence do 200 MHz 23K-600K hradel, log. bloků, CLBs uživatelských I/O pinů bloková RAM (8..72 bloků po 4 kb)

Spartan II/IIE - layout FPGA obsahuje : sítě propojek/sběrnic vstupně-výstupních bloků IOB konfigurovatelných log. bl. CLB jednotky DLL bloky pamětí RAM jednotku konfigurace START-UP jednotku ReadBack (kontrola) jednotku Boundary Scan (IEEE)

Sběrnice 3-stavová Local Routing - propojení uvnitř CLB a sousedních CLB (viz. obrázek) Global Routing - hodinové signály, dále 24 linek pro obecné použ. General Purpose Routing - horiz/vert. Propojky IO Routing - propojení IO pinu s vnitřní logikou

IOB automatický výběr napětí/standartu 1,5V..3,3V, s externím rezistorem možno i 5V IIE má IO napětí z vnějšího zdroje, ne z interního (obr.) Podpora standartů IIE Podpora standartů II

CLB skládá se ze 2 dvojic LUT každá dvojice svoji CARRY logiku 4vst..9vst funkce, celý CLB pomocí MUX funkci až 19 proměnných lze jako distribuovanou 16bit RAM či 16b posuvný registr, lze kaskadně řadit

DLL - Digital Locked Loop, umí CLK signál násobit, dělit, rekonstruovat, fázově posouvat.. lze vytvořit síť 4 hodinových kmitočtů RAM - distribuovaná i bloková - ta může pracovat i v 2 portovém módu v šířce 1 až 16b Konfigurace Serial Master Serial Slave Parallel Slave Boundary Scan

Spartan 3/3E/3L 1,2 V verze, 90 nm technologie postaveny na VIRTEX TM architektuře až 26 I/O standartů frekvence do 375 MHz 50K-5M hradel, log. bloků, CLBs uživatelských I/O pinů násobiček bloková RAM ( bloků po 4 kb) 2..8 hodinových linek s DCM (Digital Clock Manager)

Spartan 3/3L/3E DCI - číslicově řízená impedance podpora DDR, DDR2 SDRAM (333 Mbps datový tok) 622 Mbps datový tok na vnějších pinech Fast Look-Ahead Carry Logic SPARTAN 3L je energeticky úspornější verze SPARTAN 3E je obvod s orientací na nejnižší cenu za logickou jednotku (oproti S3-optimalizován pro cenu za pouzdro) Automotive verze 3XA

Sběrnice - 4 druhy: LL - spojuje každý 6tý hex lines - je vyveden každý z trojice Double Lines, Direct Lines

IOB -už poměrně složité a sofistikované zapojení

CLB již ne uzavřené bloky, ale “slices”, v různých módech spolupracující řezy aktuální zapojení dle konfigurace též podpora SelectRAM, 16b RAM nebo 16bit posuv. registr

Vestavěné násobičky - 18bitové:

DCI - Digital Controlled Impedance, možné pro vybrané IO standarty (GTL, HSTL, SSTL, LVDCI, LVDS)

DCM - Digital Clock Manager samokalibrační, umí řídit zpoždění, fázi (poměrně přesně), násobí, dělí kmitočet, frekvenční syntéza

Další příslušenství Řešení nabízená návrhovým systémem: PicoBlaze MicroBlaze PCI, PCI Express IP core