Milan Ptáček, Robert Lufinka, Oldřich Nič 2. projekt - sběrnice
Milan Ptáček, Robert Lufinka, Oldřich Nič Zadání pozorujte realizaci a zjistěte dynamické vlastnosti realizace sběrnice různé délky na architektuře Xilinx Virtex
Milan Ptáček, Robert Lufinka, Oldřich Nič Způsob řešení jednoduchý obvod, ruční umísťování CLB, statická časová analýza obvod
Milan Ptáček, Robert Lufinka, Oldřich Nič Příklad standardní rozmístění
Milan Ptáček, Robert Lufinka, Oldřich Nič Příklad ruční posun o 2 CLB
Milan Ptáček, Robert Lufinka, Oldřich Nič Výstup časové analýzy Timing constraint: Default period analysis 64 items analyzed, 0 timing errors detected. Minimum period is 5.209ns. Maximum delay is ns Timing constraint: Default net enumeration 16 items analyzed, 0 timing errors detected. Maximum net delay is 3.098ns All constraints were met.
Milan Ptáček, Robert Lufinka, Oldřich Nič Tabulka a graf 1 Minimální perioda a max. frekvence
Milan Ptáček, Robert Lufinka, Oldřich Nič Tabulka a graf 2 Maximální zpoždění
Milan Ptáček, Robert Lufinka, Oldřich Nič Tabulka a graf 3 Maximální zpoždění sítě
Milan Ptáček, Robert Lufinka, Oldřich Nič Závěr čím delší sběrnice, tím větší zpoždění a perioda zpomalení není nijak drastické je vhodné používat automatické umísťování a propojování co je zpoždění sítě a proč nezávisí na délce vodičů?