L O G I C K É O B V O D Y S E K V E N Č N Í

Logické obvody sekvenční A B Y 1 Obvod kombinační Výstup je funkcí jen okamžitých hodnot vstupů A & Y B Obvod sekvenční Výstup je ovlivněn hodnotami vstupů před aktuální změnou Musí mít paměť Je taktován hodinovým signálem C (Clock) C Q __

Spínací zesilovač Ucc Ucc Rk1 Rk2 1=Ucc T1 T2 Rb1 Rb2 1

Spínací zesilovač se 100% kladnou zpětnou vazbou Ucc Ucc Rk1 Rk2 1=Ucc T1 T2 Rb1 Rb2 1

Bistabilní klopný obvod (Bistable Flip-Flop) Ucc Ucc Rk1 Rk2 1 otevřený T1 T2 zavřený Rb1 Rb2 Stabilní stav , po zapnutí Ucc je náhodný

Bistabilní klopný obvod (Bistable Flip-Flop) Ucc Ucc Rk1 Rk2 1 T1 T2 Rb1 Rb2 Set Překlopení obvodu (Set)

Bistabilní klopný obvod (Bistable Flip-Flop) Ucc Ucc Rk1 Rk2 1 T1 T2 Rb1 Rb2 Druhý stabilní stav

Bistabilní klopný obvod (Bistable Flip-Flop) Ucc Ucc Rk1 Rk2 1 T1 T2 Rb1 Rb2 Reset Překlopení obvodu (Reset)

Bistabilní klopný obvod (Bistable Flip-Flop) Ucc Ucc Rk1 Rk2 1 T1 T2 Rb1 Rb2 První stabilní stav

R – S klopný obvod 1 1 1 SN 74LS 279 N 4x RS flip flop DIP16 Set S Q Q __ 1 Set S Q __ __ __ R S Q 1 zakázaný stav __ __ Q __ Reset R 1 __ S Q SN 74LS 279 N 4x RS flip flop DIP16 __ __ R Q

D klopný obvod (D Latch) __ E D Q X 1 __ D Data Q D Q __ E Q __ Q E Enable

D klopný obvod (D Latch) __ E D Q X 1 __ D Q __ E Q SN 74 75 N Quad D Latch DIP16

D klopný obvod (D Flip-Flop) __ CLK D Q X 1 __ Q _ D C Data Clock D Q C __ Q

D klopný obvod (D Flip-Flop) __ C D Q X 1 __ D Q C __ S Q R SN 74 74 D Dual D Type Triggered Flip Flop With Set and Reset SO14

J-K klopný obvod (J-K Flip-Flop) __ CLK J K Q 1 __ __ Q __ J Clock CLK K J Q C __ Q K

J-K klopný obvod (J-K Flip-Flop) __ C J K Q 1 __ __ J Q C __ K Q R CD 74 HCT 73 M Dual J - K Type Flip Flop With Reset SO14

Klopné obvody (Flip-Flops) řady 74 XX Funkce výstup pouzdra 73 2x JK klopný obvod, reset TP DIP14, SO14 74 2x D klopný obvod, set, reset 75 4x D Latch DIP16, SO16 107 112 2x JK klopný obvod, set, reset 259 8x adresovatelný D Latch, reset 273 8x D Latch, reset DIP20, SO20 373 8x D Latch nebo 8x D klopný obvod 3st 564 8x D klopný obvod 574 http://cs.wikipedia.org/wiki/Seznam_logických_integrovaných_obvodů_řady_7400

Sestava klopných obvodů pro uložení dat, obvykle 8 bitů Registry (Registers) Sestava klopných obvodů pro uložení dat, obvykle 8 bitů D0 D1 Paralelní vstupy (Parallel Inputs) D7 Sériový vstup (Serial Input) D D D Sériový výstup (Serial Output) Clock C Q C Q C Q Q0 Q1 Q7 Paralelní výstupy (Parallel Outputs)

Registr paralelní Vzorkovací paměť na 8 bitů D0 D1 D2 D3 D4 D5 D6 D7 D D D D D D D D C C C C C C C C Q Q Q Q Q Q Q Q Clock Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Vzorkovací paměť na 8 bitů Realizovatelná obvodem 74 HCT 374 – DIP20, SO20

Posuvný registr (Shift Register) Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 D Q D Q D Q D Q D Q D Q D Q D Q Data C C C C C C C C Clock 8 bitový registr, paralelní výstup, sériový vstup Sériově – paralelní převodník Paměť FIFO (First In First Out) Realizovatelné obvodem 74 HCT 164 – DIP14, SO14

Děliče kmitočtu (Prescalers) CLK C Q C Q C Q C Q CLK/2 CLK/4 CLK/8 CLK/2n

Čítače (Counters) Sestava KO, mění stav na každý hodinový impulz LSB A B C MSB CLK A B C 1 2 3 4 5 6 7 8 9 J J J Q Q Q CLK C __ C __ C __ Q Q Q K K K Asynchronní tříbitový čítač vpřed kapacita počítání 0 až 7

Synchronní dvoubitový čítač vzad Čítače (Counters) A B LSB MSB CLK A B 1 2 3 4 J Q J Q C C __ __ K Q K Q CLK Synchronní dvoubitový čítač vzad kapacita počítání 3 až 0

Dekadický čtyřbitový čítač vpřed Čítače (Counters) QA QB QC QD CLK QA QB QC QD 1 2 3 4 5 6 7 8 9 10 LSB MSB J Q J Q J Q J Q CLK C C C C __ Q K K K K Dekadický čtyřbitový čítač vpřed se zkráceným cyklem kapacita počítání 0 až 9

Čítače (Counters) SN 74 LS 90 N SN 74 HCT 193 D Binární čtyřbitový čítač vpřed / vzad s předvolbou kapacita počítání 0 až 15 nebo 15 až 0 Dekadický čtyřbitový čítač vpřed se zkráceným cyklem kapacita počítání 0 až 9 14 04 A CT10 Count Down CD CT2 03 A 12 A 05 01 Count Up CU BD B 02 15 09 A C 06 B 01 B 07 C 08 10 D 02 R0 C 09 03 R0 D 11 D 13 BO Borrow 07 R9 Loading 11 L 12 CA Carry 06 R9 14 Reset R

Čítače (Counters) XX Funkce výstup pouzdra 90 BCD čítač (dělič dvěma a pěti) TP DIP14, SO14 93 Binární čítač (dělič dvěma a osmi) 190 Synchronní obousměrný BCD čítač DIP16, SO16 191 Synchronní obousměrný binární čítač 192 193 196 Asynchronní obousměrný BCD čítač 197 Asynchronní obousměrný binární čítač 390 2x 4bitový BCD čítač 393 2x 4bitový binární čítač http://cs.wikipedia.org/wiki/Seznam_logických_integrovaných_obvodů_řady_7400

Počítadlo 0 až 99 Propojení výstupu A se vstupem BD nutné u 7490 První dekáda Jednotky Propojení výstupu D první dekády se vstupem A druhé dekády Druhá dekáda Desítky

Počítadlo 0 až 99 Stav po vynulování Vstup počítadla První dekáda První dekáda Jednotky Stav po vynulování Druhá dekáda Desítky

Počítadlo 0 až 99 Stav po 1.impulzu Vstup počítadla První dekáda První dekáda Jednotky Stav po 1.impulzu Druhá dekáda Desítky

Počítadlo 0 až 99 Stav po 2.impulzu Vstup počítadla První dekáda 1 První dekáda Jednotky Stav po 2.impulzu Druhá dekáda Desítky

Počítadlo 0 až 99 Stav po 9.impulzu Vstup počítadla První dekáda 1 První dekáda Jednotky Stav po 9.impulzu Druhá dekáda Desítky

Počítadlo 0 až 99 Stav po 10.impulzu Vstup počítadla První dekáda První dekáda Jednotky Stav po 10.impulzu 1 Druhá dekáda Desítky