Podpůrné obvody 3. generace

Pomocné obvody 8086 Připojením běžných obvodů procesoru 8080 lze doplnit strukturu systému. Obvody s označením A jsou určeny přímo pro systém 8086, protože jsou cca o 20 % rychlejší. Jedná se zejména o obvody 8251A, 8253A, 8255A a 8259A.

Hodinový generátor

Jedná se krystalem řízený generátor generující hodinový kmitočet. Používá se pro procesory 8086 a Skládá se z oscilátoru, hodinového generátoru a obvodů synchronizace RESET a READY (viz následující obrázek). Tento signál READY je synchronizován s požadavky sběrnice MULTIBUS. Každý pomocný signál AEN definuje platnost k němu přiřazeného signálu RDY, při čemž blok synchronizace spravuje 2 vstupy (každý od jedné multiprocesorové sběrnice).

Pouzdro a blokové schéma obvodu 8284

Na obrázku je ukázka automatického nulování po připnutí napájení a též ručního nulování tlačítkem. Schmittův klopný obvod slouží jako tvarovač. Signál H z tvarovače je přiveden na klopný obvod a náběžnou hranou hodinového pulsu přepsán do klopného obvodu.

Po připojení obvodu na napájecí napětí začne oscilátor kmitat na dané frekvenci krystalu. Pomocí signálu F/C = L je přiváděn signál z oscilátoru přes hradlo AND-OR na děličku 3 a dále používán.

Pokud je třeba použít vnější hodinky, pak je vstup F/C = H. Hodinky, které jsou na vstupu EFI přicházejí přes hradlo AND-OR na děličku 3. Může se například jednat o synchronizovaný multiprocesorový systém s jedinými hodinkami.

Synchronizační blok je složen ze 2 klopných obvodů, při čemž signál ASYNC určuje, zda bude synchronizace jednostupňová či dvoustupňová. Jednostupňová synchronizace se používá pro synchronní jednotky kde je definována doba výdrže signálu RDY, dvoustupňová synchronizace je používána pro periferie kde doba výdrže definována není.

Signály RDY 1, RDY 2 - signály platnosti dat na sběrnicích AEN 1, AEN 2 - signály odpovídající vstupům RDY ASYNC - signál definující synchronizaci RDY X 1,X 2 - vstupy pro připojení krystalu, kde PCLK = CLK/2 RES - požadavek RESET CSYNC - signál pro synchronizaci několika generátorů

Řadič sběrnice

Obdobně jako u obvodu 8228 má řadič sběrnice dekodér stavu procesoru (viz následující obrázek). Je použitelný pro procesory 8086, 8088 a 8089 v maximální výstavbě. Obvod dekóduje stav ze stavových signálů S 0 - S 2 a generuje signály řídící sběrnice procesorového systému. Umožňuje připojení jak na samostatnou I/O sběrnici, tak na sběrnici MULTIBUS.

Pouzdro a blokové schéma obvodu 8288

Tabulka dekódovaných stavů S2S2 S1S1 S0S0 Stav CPUŘídící signál 000přerušovací cyklusINTA 001čtení I/OIORC 010zápis do I/OIOWC, AIOWC 011HALT 100čtení op. kóduMRDC 101čtení z pamětiMRDC 110zápis do pamětiMWTC, AMWC 111vnitřní cyklus

Signály řídících vstupů AEN - umožnění přístupu na sběrnici MULTIBUS CEN - blokování signálů řídící sběrnice IOB - definuje režim funkce řadiče IOB = H řadič I/O sběrnice IOB = L systémový řadič

Výstupní řídící signály registrů, zesilovačů a přerušení MCE/PDEN – IOB = L umožňuje čtení adresy vektoru přerušení IOB = H uvolnění zesilovače I/O sběrnice ALE - strobování adresy pro záchytný registr adresy DEN - vybavení dat uvolňuje budiče sběrnic na lokální nebo systémovou sběrnici DT/R - řídí směr přenosu dat

Výstupní povelové signály MULTIBUSU MRDC - čtení z paměti MWTC - zápis do paměti IORC - čtení z brány I/O IOWC - zápis do brány I/O AMWC - předsunutý signál zápisu do paměti AIOWC - předsunutý signál zápisu do brány I/O INTA - potvrzení přerušení

Řadič I/O sběrnice V této konfiguraci se mohou používat I/O řídící signály pro řídící sběrnici. Proto řadič vytváří dvě samostatné sběrnice a to :  sběrnici I/O  sběrnici systémovou pro spolupráci s pamětí

Řadič systémové sběrnice Tento režim se používá jen v tom případě, je-li společná systémová sběrnice a všechny procesory připojené na sběrnici sdílejí společně paměť a I/O zařízení.

Řadič sběrnice MULTIBUS

Obvod je řadič sběrnice MULTIBUS (víceprocesorové) určené pro procesory 8086, 8088 a Rozhoduje o přístupu na sběrnice v systému s více obvody MASTER a řídí přebírání sběrnic procesory. Může pracovat pro CPU 8086 v jednom ze dvou režimů :  arbitr mezi I/O sběrnicí a sběrnicí MULTIBUS  arbitr mezi mezi vnitřní sběrnicí systému a sběrnicí MULTIBUS či pro CPU 8089 v režimu REMOTE.

Pouzdro a blokové schéma obvodu 8289

Ve spojení s řadičem 8288 slouží k jednoduchému připojení systému iAPX 86 k multiprocesorové sběrnici. Pokud některý z procesorů požaduje napojení na multiprocesorovou sběrnici, pak je tento obvod aktivován. Pokud není přístup systému na multiprocesorovou sběrnici povolen, čeká CPU ve stavu WAIT.

Systém se sběrnicí MULTIBUS s obvodem 8289

Pomocný matematický koprocesor 8087

Tento obvod je pomocný matematický koprocesor, který má aritmetické, trigonometrické, exponenciální a logaritmické instrukce s možností práce s pevnou i pohyblivou řádovou čárkou. V pevné řádové čárce může pracovat s daty ve tvaru 8, 16, 32 a 64 bitů a v pohyblivé řádové čárce ve tvaru 32, 64 a 80 bitů. Mimo to umožňuje práci s 18 dekadickými čísly v BCD kódu. Toto vše zvládá s cca 10x větší rychlostí než procesor 8086.

Výpočetní procesor iAPX 86/20

Vnitřní struktura Vnitřní strukturou rozšiřuje instrukční soubor i počet použitelných registrů výpočetních dat procesoru a to o osm 80bitových. Procesor je rozdělen na dvě části a to :  řídící jednotku CU  výpočetní jednotku NEU Obě části mohou pracovat v určitých časových úsecích nezávisle na sobě.

Pouzdro a blokové schema koprocesoru 8087

Jednotka CU Jednotka přijímá a dekóduje instrukce, čte a zapisuje operandy do paměti. Synchronizuje činnost 8087 s řídícím procesorem Programy obou procesorů jsou sloučeny a tak koprocesor přijímá stavové signály S 0 - S 2 vysílané CPU a zjišťuje, kdy řídící procesor nahrává instrukce do fronty přednahraných instrukcí. V závislosti na signálech QS 1 a QS 0, které vypovídají o stavu fronty instrukcí v procesoru 8086 se nahrává a dekóduje instrukce

Proto též řídící jednotka obsahuje stejnou frontu připravených instrukcí jako řídící procesor. Dekódování instrukce je prováděno spolu s řídícím procesorem. Při dekódování instrukce ESCAPE procesor i koprocesor instrukci vykonávají. Dekódování instrukce ESCAPE je vlastně upozorněním pro koprocesor, že bude následovat výpočetní instrukce. Ta začíná okamžitě po dokončení instrukce ESCAPE procesorem. Jestliže výpočetní instrukce obsahuje operand v paměti, provádí procesor úplnou adresaci operandu s následným cyklem čtení, při čemž data z paměti ignoruje.

Jestliže instrukce ESCAPE nepožaduje operand v paměti, procesor po vykonání této instrukce přechází ke čtení další instrukce. Jestliže jsou data operandu delší než 16 bitů, pak řídící jednotka koprocesoru přebírá sběrnici od procesoru a čte další data v po sobě následujících cyklech čtení z paměti.

Stavové signály S2S1S0Funkce 0XX čtení z paměti 110zápis do paměti 111vnitřní cyklus

QS1QS0Stav fronty byte operačního kódu z fronty 10fronta prázdná 11náhradní byte z fronty

Výpočetní jednotka NEU Výpočetní jednotka vykonává instrukce koprocesoru pracující se sklípkem registrů a dodává řídící jednotce výsledná data. Přenos dat se provádí v 80 bitech, což znamená 64 bitů dat, 15 bitů exponentu a 1 bit znaménka (viz obr. 302). Jakmile započne koprocesor výpočet (zpracování výpočetních instrukcí) generuje signál BUSY, který spolu s instrukcí WAIT for TEST CPU synchronizuje činnosti řídícího procesoru a koprocesoru.

Struktura registrů koprocesoru 8087

Význam jednotlivých signálů AD 0 - AD 15 - multiplexovaná adresová a datová sběrnice A 16 /S 3 - A 19 /S 6 - multiplexovaná adresová a stavová sběrnice je-li S 3 = S 4 = S 6 = 1 a S 5 = 0, pak koprocesor převzal řízení sběrnice S 2 - S 0 - stavové signály QS 1, QS 0 - stavová informace INT - požadavek na přerušení v případě atypického průběhu výpočtu BUSY - informace o tom, že koprocesor řeší výpočetní instrukci

Registry Registry jak bylo již výše zmíněno jsou 80bitové a rozděleny na části vhodné pro formát dat s pohyblivou desetinnou řádovou čárkou. Stavové slovo definuje "horní" registr sklípku. Operace PUSH dekrementuje číslo registru o 1 a data jsou ukládána do nového "horního" registru. Naopak operace POP vybírá obsah "horního" registru a inkrementuje jeho číslo o 1. Instrukce adresují datové registry buď jako sklípek či je mohou adresovat přímo.

Stavové registry Stavové bity jsou obdobou stavových bitů CPU. Lze je zapsat do paměti a testovat řídícím procesorem.

Doplňkové slovo Toto slovo je rozděleno na 8 polí po dvou bitech příslušných každému registru. Tato dvojice bitů informuje o obsahu příslušného registru.

Řídící slovo Obsah tohoto slova určuje způsob generování přerušení při chybových stavech výpočtu. Provádí se zde nastavení maskování chybných stavů, definice nekonečna, způsob zaokrouhlování, přesnost, dělení 0, přetečení, podtečení, neplatná operace a pod.

Instrukční soubor Kromě základního instrukčního souboru zahrnuje výpočetní procesor iAPX 86/20 68 výpočetních instrukcí koprocesoru 8087.

Procesor 8089

Tento procesor je rychlý dvoukanálový řadič přenosu DMA. Přenos může být uskutečněn mezi obvody I/O, mezi obvody I/O a pamětí systému či mezi pamětmi dvou systémů. Data mohou být jak 8 tak i 16bitová s možností připojení jak na 8 tak i 16bitovou sběrnici systému. O/I procesor může pracovat jak se samostatnou sběrnicí (REMOTE), tak může být i připojen na sběrnici procesorového systému s jiným procesorem (LOCAL). Rozsah adresace je 1 MB. Mimo základních funkcí řadiče DMA umožňuje předzpracovávat přijímaná data pro systém či opačně vysílaná data upravovat do žádaného tvaru (viz následující obrázek).

Pouzdro a blokové schema procesoru 8089

Pro užití tohoto I/O procesoru zrychluje spolupráci procesorového systému s perifériemi obdobně jako obvod Pro přenos jsou nezbytné dva cykly sběrnic a to :  čtení  zápis

To zjednodušuje připojení ke sběrnicím systému. Tyto přenosy mají proměnné podmínky ukončení :  externí  komparace s maskou  jednoduché přenosy  přenosy bloků a pod. Výměna informací mezi I/O procesorem a CPU se provádí prostřednictvím sdílené paměti, ve které se ukládají informace o stavu, parametrech atd.

Příklad použití 8089 v IOB režimu připojení multiprocesorové sběrnice