Stáhnout prezentaci
Prezentace se nahrává, počkejte prosím
ZveřejnilMaxmilián Neduchal
1
Zavedení výuky programování hradlových polí FPGA ve VHDL Školení pedagogů Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.
2
Účast na školení (polovina míst) byla nabídnuta - SPŠ Zlín - SPŠ Uherské Hradiště - ISŠ - COP Valašské Meziříčí Druhou polovinou účastníků byli kmenoví pedagogové SŠIEŘ Rožnov pod Radhoštěm
3
Základního kurzu VHDL se zúčastnili pedagogové z následujících škol - 2 SPŠ Zlín - 2 SPŠ Uherské Hradiště - 2 ISŠ - COP Valašské Meziříčí - 6 SŠIEŘ Rožnov pod Radhoštěm
4
Kurzu softcore procesoru PicoBlaze se zúčastnili pedagogové z následujících škol - 2 SPŠ Zlín - 2 SPŠ Uherské Hradiště - 2 ISŠ - COP Valašské Meziříčí - 6 SŠIEŘ Rožnov pod Radhoštěm
5
Kurzu softcore procesoru MicroBlaze se zúčastnili pedagogové z následujících škol - 2 SPŠ Uherské Hradiště - 4 SŠIEŘ Rožnov pod Radhoštěm
6
Několik fotek ze školení
9
Dotazy Případné dotazy k projektu zasílejte na jiri.kral@roznovskastredni.cz Ing. Jiří Král manažer projektu jiri.kral@roznovskastredni.cz Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.
Podobné prezentace
© 2024 SlidePlayer.cz Inc.
All rights reserved.