Technické prostředky informačních systémů 3. Týden – Procesor, paměť, V/V.

Prezentace na téma: "Technické prostředky informačních systémů 3. Týden – Procesor, paměť, V/V."— Transkript prezentace:

1 Technické prostředky informačních systémů 3. Týden – Procesor, paměť, V/V

2 Procesor 8086

3 Přerušení 8086 Maskovatelné přerušení – po aktivaci přerušení se dokončí instrukce. Poté 8086 získá od obvodu 8259A na dat. sběrnici tzv. vektor přerušení (8bit kód) a na jeho základě volá obslužný program; Nemaskovatelné přerušení – procesor při vyvolání přerušení volá rovnou obslužný program. Používá se např. při výpadku napájení. Má větší prioritu a nelze zakázat; Softwarové přerušení – procesor při vyvolání přerušení volá rovnou obslužný program. Používá se např. při výpadku napájení. Má větší prioritu a nelze zakázat. vnější vnitřní

4 Ostatní prvky architektury 8086 V/V –přímé adresování (16 bitů) –paměťově mapované DMA – přímý přístup do paměti –k dispozici 4 a později 8 DMA kanálů –rychlý blokový přenos dat bez účasti procesoru Matematický koprocesor –FP aritmetika –80-ti bitové registry –zásobníkově orientované výpočty, 8 registrů –aritmetické, trigonometrické, exponenciální, logaritmické funkce

5 Evoluce x86 80286 –adresová sběrnice 24 bitů – 16MB fyzické paměti –reálný režim (jako 8086) –chráněný režim (s virtuální pamětí 1GB) 80386 –registry rozšířeny na 32 bitů –adresová sběrnice 32 bitů – 4GB fyzické paměti –reálný režim (jako 8086) –chráněný režim (s virtuální pamětí 64TB) –virtuální (V86) 80486 –integrovaný matematický koprocesor Pentium –přepracovaná architektura jádra a matematického koprocesoru

6 Hierarchie pamětí Registry – přímo svázané s činností ALU, rychlý přístup, malé množství L1 cache – rychlá vyrovnávací paměť na čipu mikroprocesoru L2 cache – cache vně procesoru, větší kapacita než L1, může být pomalejší než L1 cache Operační paměť Pevný disk

7 Technologie pamětí RAM Dynamické (DRAM) –Operační paměť –Malý rozměr buňky – 1T –Princip kapacitoru –Potřeba refresh –Destruktivní čtení Statické (SRAM) –Cache – rychlá vyrovnávací paměť –Velký rozměr buňky – 6T –Bistabilní KO –Statické = nepotřebují refresh –Rychlé row line column line

8 Organizace DRAM

9 Asynchronní DRAM Adresa se zapisuje „nadvakrát“ – nejdříve řádek, pak sloupec Data se na sběrnici objeví asynchronně po zapsání sloupcové části adresy dle vybavovací doby paměti – typicky 50  70ns RBC (RAS before CAS) – původní režim přístupu FP (Fast Page) – více CAS přístůpů v rámci jednoho RAS  úspora času RAS CAS ABUS DBUS rowcol1col2col3 data

10 Asynchronní DRAM Adresa se zapisuje „nadvakrát“ – nejdříve řádek, pak sloupec Data se na sběrnici objeví asynchronně po zapsání sloupcové části adresy dle vybavovací doby paměti – typicky 50  70ns RBC (RAS before CAS) – původní režim přístupu FP (Fast Page) – více CAS přístůpů v rámci jednoho RAS  úspora času RAS CAS ABUS DBUS rowcol1col2col3 data

11 Asynchronní DRAM Režim EDO (Extended Data Out) –stav CAS=L je možné výrazně zkrátit, protože se nemusí čekat na data –procesor může při čtení dat zároveň adresovat další buňku –uplatnění jednoduchého principu zřetězení – pipelining –zvýšení propustnosti, asi o 5% rychlejší než FP –podporováno již některými chip-sety pro 486 a prakticky všemi pro Pentium

12 SDRAM – synchronní DRAM Operace jsou synchronizovány (synchronizace komunikace mezi řadičem paměti a pamětí – synchronizační pulsy – příkazy, data a adresa jsou synchronizovány náběžnou hranou synchronizačního signálu). Paměť je řízena příkazy, nikoliv signály jako je tomu u FPM/EDO Snaha o zachování rozhraní, i když signály rozhraní (RAS, CAS, WE) mají jinou logiku (význam) Časové relace mezi signály CS, RAS, CAS a WE nehrají roli, důležitý je stav těchto signálů v okamžiku náběžné hrany, to platí i o signálech na datové a adresové sběrnici

13 SDRAM – charakteristika signálů CS (Chip Select) – klasický signál, který povoluje činnost čipu DQ – datová sběrnice DQM – zablokování výstupů (maska) SA – adresová sběrnice BA[1:0] – výběr banky pro příkazy ACT, RD, WR, PCH RAS, CAS, WE – kód příkazu PříkazZkratkaRASCASWE No operationNOPHHH ActivateACTLHH ReadRDHLH WriteWRHLL Burst terminateBTHHL PrechargePCHLHL AutorefreshARFLLH Load mode registerLMRLLL

14 SDRAM – časový diagram čtení

15 Paměti SDRAM SDR (Single Data Rate) – přenosy dat se odehrávají pouze při jednom typu hrany (náběžná) synchronizačního signálu DDR (Double Data Rate) – přenosové děje se odehrávají s náběžnou i sestupnou hranou – je tak ve skutečnosti možné dvakrát zrychlit synchronizaci, aniž by se zvýšil kmitočet synchronizačních pulsů Značení podle generací –DDR1 – do kmitočtu 400 MHz –DDR2 – 400 MHz (800 MHz) –DDR3 – 666 MHz (1333 MHz) Příklad značení dle JEDEC –DDR-200 (PC-1600): DDR-SDRAM pracuje na frekvenci 100 MHz, propustnost 1,6 Gbyte/sec –DDR-266 (PC-2100): DDR-SDRAM pracuje na frekvenci 133 MHz, propustnost 2,13 Gbyte/sec –DDR-333 (PC-2700): DDR-SDRAM pracuje na frekvenci 166 MHz, propustnost 2,66 Gbyte/sec –DDR-400 (PC-3200): DDR-SDRAM pracuje na frekvenci 200 MHz, propustnost 3,2 Gbyte/sec

16 Dual-channel Dva řadiče SDRAM umožňují paralelní přístup do dvou modulů součastně Vyplatí se osazovat paměťové moduly v párech, do příslušných slotů

17 Značení pamětí

18 V/V – Vstupy a výstupy Připojení periférií k PC Základní V/V jsou integrovány na základní desce Rozšiřující karty Obvykle se skládají: –z řadiče –obvodů rozhraní Nejběžnější V/V –Klávesnice –Pevný disk, disketa, CD/DVD –USB, Fire-wire – moderní univerzální sériové komunikační sběrnice –Sériový (RS-232) a paralelní port (Centronics) – historická rozhraní –Měřící karty – speciální proprietální rozhraní

19 Klávesnice Řadič neustále monitoruje matici kláves a při stisku nebo uvolnění odešle tzv. scan-code klávesy Má vyrovnávací paměť na 20 událostí

20 Paralelní port – Centronics

21 Sériový port – RS-232