Sekvenční logické obvody. Až dosud jsme se seznamovali s obvody, které na změnu vstupní kombinace reagují okamžitě. Bez ohledu na předchozí kombinaci.

Prezentace na téma: "Sekvenční logické obvody. Až dosud jsme se seznamovali s obvody, které na změnu vstupní kombinace reagují okamžitě. Bez ohledu na předchozí kombinaci."— Transkript prezentace:

1 Sekvenční logické obvody

2 Až dosud jsme se seznamovali s obvody, které na změnu vstupní kombinace reagují okamžitě. Bez ohledu na předchozí kombinaci vstupních stavů. Těmto obvodům se říká kombinační. Sekvenční se od nich liší v tom, že na stav výstupu má vliv nejen okamžitá kombinace vstupních stavů, ale i kombinace bezprostředně předcházející. Sekvenční obvody obsahují tedy paměťové prvky. Uchovávají výsledky předchozích operací a reagují na ně. Hlavními prvky sekvenčního zařízení jsou:  klopné obvody  registr  posuvný registr  čítač

3 Sekvenční logické operace jsou zpravidla řízeny nějakým periodickým číslicovým signálem. Tento signál se v praxi označuje jako hodinový puls (anglicky clock). Sekvenční obvody se dále dělí na :  asynchronní  synchronní

4 Základní rozdíl mezi těmito obvody je ten, že u synchronních obvodů jsou všechny hodinové vstupy zapojeny do jednoho bodu a všechny reagují na stejnou náběžnou hranu. U těchto obvodů obvykle nevznikají dynamické hazardy, ale jsou většinou složitější. Maximální dosažitelný kmitočet čítače je dán zpožděním na jednom stupni čítače, to je průchodem signálu klopným obvodem. Mnohdy je nezbytné, aby čítač načítal číslo X a vrátil se do počátečního stavu, odkud začne čítat znovu. Takovýto čítač pracuje v modulo N, kdy číslo N = X + 1 Kde X je nejvyšší načítané číslo a 1 je návrat do počátečního stavu.

5 U asynchronních obvodů je aktivní signál (náběžná či spádová hrana) odvozován od předchozího stupně. Vzhledem k tomu pak vznikají díky rychlosti šíření signálu přes jednotlivé stupně časová zpoždění a tím i dynamický hazard. To proto, že signály nepřicházejí například na dekodér naráz, ale postupně se po nějakou dobu mění.

6 Asynchronní sekvenční obvody V tomto případu se jedná vlastně jen o čítače. Čítače se skládají z klopných obvodů, které jsou zavazbeny jako děličky vstupních impulsů. U klopného obvodu JK „master-slave“ jsou 2 možnosti zapojení vstupů. Jedna možnost je (zcela vlevo) propojení všech vstupů a jejich připojení na úroveň logické 1. Z pravdivostní tabulky pak vyplývá, že takto zapojený obvod na každý vstupní impuls změní svůj výstupní stav na opačný. Vstupní frekvenci dělí 2. Druhá možnost je zavazbení výstupů na vstupy (uprostřed), kdy se dosáhne opět stejného efektu.

7 Zapojení s klopným obvodem typu D pracuje tak, že negovaný výstup je připojen na datový vstup. Po příchodu hodinového impulsu se na výstup Q přepíše stav z výstupu Q a výstup Q se změní na opačný. Tento opačný stav se přepíše na výstup Q při příchodu dalšího hodinového impulsu. Vždy je však nutno si dát pozor na kterou hranu jednotlivé klopné obvody překlápějí. Zda na náběžnou hranu jako u obvodů typu D, nebo spádovou hranu jako u obvodů JK „master-slave“.

8 Takto zavazbené jednotlivé klopné obvody překlápějí po příchodu tolika impulsů, kolik je hodnota váhy, kterou představují. To znamená váhy 20, 21, 22, 23 atd. Je-li kaskáda složena ze 4 klopných obvodů, může čítat maximálně do 16, což znamená nejvyšší načítané číslo je 15 a při příchodu 16 impulsu návrat do počátečního stavu (0). Takovýto čítač čítající modulo 16 je na obrázku.

9 Tento průběh se nazývá též časový diagram. Jako hodinové pulsy v kaskádě klopných obvodů slouží vždy výstup Q z předchozího klopného obvodu. To znamená, že při návratu tohoto předchozího členu do původního stavu (Q se mění z logické 1 na logickou 0) se překlápí další člen do stavu Q = 1.

10 Je-li potřeba upravit délku cyklu, je výhodné využít nulovacích vstupů obvodů. Na součinový člen se z výstupu Q přivede potřebná kombinace a výstupem součinového členu se provádí nulování klopných obvodů tak, aby se dostaly do žádaného stavu (výchozí stav nemusí být 0, ale i jiná kombinace). Jak si však můžeme všimnout na obrázku nastává v tomto zapojení hazardní stav, kdy při kombinaci 10 (váhy 8 a 2) se generuje krátký nulovací impuls a po celou tuto dobu je kombinace na výstupu klopných obvodů.

11 U řady zapojení však tento hazard nemusí vadit. V některých případech je nepřekonatelnou překážkou a je třeba použít synchronního čítače.

12 Obvod 7490 je označován jako integrovaný dekadický čítač, který může pracovat jako čítač 2 a 5 a jejich kombinací pak jako dekadický. Podle jeho zapojení pak závisí na výsledné střídě, která může být buď asymetrická, nebo symetrická.

13 Příkladem dalšího integrovaného obvodu je čítač 7493, což je binární čítač modulo 16. Na obrázku je jeho schéma a zjednodušená verze schematické značky. Tento čítač má navíc 2 nulovací vstupy realizované hradlem AND.

14 Díky 2 nulovacím vstupům lze s tímto integrovaným čítačem snadno realizovat i jiné modulo čítače. Na obrázku je zapojen čítač modulo 9. Schéma je nakresleno v zjednodušené formě.

15  Při velkých dělících poměrech, kdy lze číslo rozložit na vzájemně nesoudělná čísla, je možné sestavit paralelní dělič místo až dosud uváděných děličů sériových. Výsledný dělící poměr je dán součinem dílčích děličů.

16 Synchronní sekvenční obvody

17 Registry Registr je soubor x paralelně pracujících klopných obvodů, do kterých se naráz zapíše přivedená paralelní informace. V každém klopném obvodu (též paměťové buňce – anglicky cell) je zaznamenám 1 bit. Registry mají různou šíři a většinou jsou realizovány registry pro 4, 8, 16, 32 a 64 bitů. Z registru lze mnohonásobně číst (kopírovat zapsanou informaci). Informace se z něj při zapnutém napájení neztrácí, lze jen tuto informaci změnit zápisem, nebo-li přepsat. Na obrázku je 8mi bitový registr.

18 Posuvné registry Posuvné registry lze rozdělit na registry :  s bipolárními tranzistory  s unipolárními tranzistory Posuvné registry s unipolárními tranzistory lze dále dělit na :  statické  dynamické A obě tyto skupiny na :  dvojfázové  vícefázové Jejich použití je například možnost zpoždění, či přivedení příslušných bitů na dané místo v potřebném pořadí ve vhodný okamžik.

19 Posuvné registry s bipolárními tranzistory Každý posuvný registr se skládá z kaskády klopných obvodů. V každém klopném obvodu (též paměťové buňce – anglicky cell) je zaznamenán 1 bit. Při každém impulsu se informace posune o 1 krok vpřed. To znamená, že z prvé buňky se posune informace do druhé buňky, informace z druhé buňky pak do buňky třetí atd. Tyto registry mohou být jak sériové, tak i s možností paralelního zápisu. Posledně jmenovaný registr umožňuje přeměnu přišlého sériového signálu na paralelní či naopak.

20

21

22 Na dalším obrázku je posuvný registr s možností paralelního zápisu. Má sériový vstup SI (Seriál Input), nulování CL (Nlear), možnost paralelního zápisu dat PE (Preset Enable) které jsou v daném okamžiku na vstupech Pa – Pe. Hodinové pulsy přichází na vstup CLK (Clock) a paralelní výstupy jsou A – E. Takovýto obvod se může používat na převod sériových dat na paralelní a naopak. Existuje celá řada různých posuvných registrů, kterými se však nebudeme dále zabývat.

23 8bitový posuvný registr s možností paralelního zápisu dat 7496

24 Posuvné registry s unipolárními tranzistory Dynamické registry Dynamický registr je jednoduchý a má maximálně 6 tranzistorů včetně těch, které tvoří odporovou zátěž a jsou ve schématu označovány Rz. Tato odporová zátěž má odpor nejméně 10x větší než tranzistor v otevřeném stavu. Schéma dynamického posuvného registru MOS

25 Na jeho elektrodu je přivedeno plné napájecí napětí, ale izolační vrstva je silnější, takže intenzita elektrického pole E = U/d která otevírá tranzistor není na plné otevření dostatečně velká a tranzistor je jen v pootevřeném stavu. Funkce registru je celkem prostá. Je-li na vstupu úroveň logické 1, uvede se tranzistor T 1 do vodivého stavu a bod B získá potenciál země. Při příchodu impulsu  1 se na potenciál země dostane též elektroda tranzistoru T 3 a bod C přejde do stavu logické 1. S příchodem impulsu  2 přejde do stavu logické 1 též bod D.

26 Lze říci, že tranzistory T 1 a T 3 jsou invertory a tranzistory T 2 a T 4 řízené kontakty ovládané signály  1 a  2. Informace se v tomto registru uchovává jen po určitou dobu. Je to způsobeno nábojem na úmyslně vytvořené parazitní kapacitě elektrody, protože díky nedokonalému izolantu dochází k vybíjení této kapacity a postupné ztrátě informace.

27 Rychlost vybíjení nám dává i rychlost ztráty informace. Proto nelze používat tyto obvody při kmitočtech menších než cca 1 kHz. A naopak maximální kmitočet řídících impulsů je dán nejkratší nutnou dobou k nabití vstupních kapacit a proto lze tyto posuvné registry používat podle typu jen asi do 6 MHz.

28 Statické registry Změnou sledu spínačů, invertorů a přidáním vazebního tranzistoru T5 mezi body B a D se získá statický registr.

29 Tranzistor T 5 je řízen impulsem  3, což je upravený impuls  2 (zpožděný dvojitou negací). Impuls  3 je generován v okamžiku, kdy impuls  1 je ve stavu logické 0. Činnost tohoto registru se podobá činnost dynamického registru až na činnost tranzistoru T 5, který je impulsem  3 otevřen, čímž vznikne kladná zpětná vazba. Je to v podstatě klopný obvod, jehož křížové vazby jsou ovládány tranzistory T 3 a T 5. Doba trvání informace je dána dobou trvání signálů  2 a  3.

30

31 Čítače Existují různá „osvědčená“ zapojení čítačů čítajících v běžných kódech. Potřebujeme-li však čítat v kódu méně běžném nastávají potíže s jeho rychlým a spolehlivým návrhem. Nemusí to být jen čítač, ale i generátor různé posloupnosti binárních čísel a podobně. Tento postup si ukážeme nejlépe na příkladu.

32 Příklad Je potřeba čítač modulo 8 jako generátor posloupnosti čísel : 2, 5, 6, 4, 7, 0, 1 a 3. Tato čísla se rozepíší do tabulky jako binární čísla.

33 Čítač nabývá celkem 8 stavů a proto vystačí se 3 klopnými obvody JK „master-slave“. Každý obvod se označí jedním z písmen A, B, C. Tabulka se přenese do mapy přechodů.

34 Protože se bude pracovat s klopnými obvody JK „master-slave“ je třeba si připravit též pravdivostní tabulku tohoto obvodu s jejíž pomocí se provede částečná minimalizace.

35 Nejprve se vyřeší obvody klopného obvodu A. Sleduje se, jak se při přechodu z jednoho stavu čítače do druhého mění stav výstupu klopného obvodu A. V mapě přechodů se začíná sledovat přechod A ze stavu logické 0 do stavu logické 1 ve směru šipek a končí se přechodem ze 7 do 0. Přechodem z 0 do 1 (číslo impulsu z tabulky) se mění stav výstupu z logické 0 do logické 1.

36 Tento stav podle pravdivostní tabulky vypadá tak, že na vstupu J musí být stav logické 1 a na vstupu K nezáleží. Proto do mapy pro logický člen AJ se vepíše na místo výchozího stavu 0 a pro člen A K znak x, který značí, že na vstupu může být jak signál logické 0, tak i signál logické 1, tj. že na stavu nezáleží.

37 Pro přechod ze stavu 1 do stavu 2 se mění stav výstupu z logické 1 do logické 0. V pravdivostní tabulce tomu odpovídá stav, kdy na vstupu K musí být signál logické 1 a na vstupu J nezáleží. Proto se do mapy pro člen A J vepíše na místo prvního stavu x a pro člen A K signál logické 1 (z předchozího obrázku). Při přechodu na mezistavy 2 a 3 zůstává výstup ve stavu logické 0 a proto podle pravdivostní tabulky musí být na vstupu J signál logické 0 a na vstupu K nezáleží. Do mapy pro člen A J se vepíše místo druhého stavu 0 a pro člen A K x. Takto se postupuje až do přechodu mezi stavem 7 a 0. Stejně postupujeme i pro klopné obvody B a C s tím rozdílem, že se sleduje, kdy klopný obvod B (C) nabývá logických hodnot 0 a 1 pro B (C). Mapy jsou uvedeny na dalším obrázku.

38

39 Výsledné rovnice minimalizované z map, podle kterých se bude realizovat zapojení jsou :

40 Takto byl vyřešen čítač čítající směrem vpřed. Obdobně lze vyřešit čítač čítající vzad nebo obousměrně čítající čítač. Nejprve se opět určí kód pomocí tabulky (slejd 41). Pro směr S = 1 je směr vpřed, pro S = 0 je směr vzad. Tabulka se přenese do mapy přechodů (slejd 42). Z této mapy se převede přepis do tabulek příštích stavů pro jednotlivé logické členy (slejd 43). Schéma zapojení obousměrného čítače realizované podle rovnic je na obr. 8.28.

41

42 Mapy pro vstupy JK obousměrného synchronního čítače modulo 10

43

44

45

46 Dodatky

47 Sériová sčítačka Sériová sčítačka pracuje tak, že se 2 čísla v binárním kódu zapíší do posuvných registrů a poté se provádí součet v jednobitové sčítačce. Přenosy do vyšších řádů jsou zaznamenávány do klopného obvodu a uplatňují se až v následném kroku součtu. Veškerá činnost je řízena hodinovými impulsy.

48 Číslicově řízený multivibrátor Číslicově řízený multivibrátor je speciální případ číslicového řízení kmitočtu. Proměnný kmitočet se získá změnou časové konstanty  = RC

49 Změny konstanty se nejlépe dosáhne změnou odporu. Budou-li rezistory R1: R2 : R3 : R4 v poměru 1 : 2 : 4 : 8, pak je možné tento kmitočet měnit po skocích základního kmitočtu f a to číslicovým ovládáním logických členů binárním kódem.

50 Kmitočet je měnitelný po skocích (0 – 15) f. Rezistory se připínají signálem logická 0 na vstupy logických členů. Jsou použity logické členy s otevřeným kolektorem. Pokud je na vstupu členu signál logická 1, je na jeho výstupu signál logická 0, rezistor je uzemněn a tím odpojen od obvodu přes diodu (D 1 až D 4 ). Je-li připnuto k obvodu několik rezistorů, je výsledný odpor jejich paralelní kombinací. Jako vlastní obvod multivibrátoru je použit dvojitý monostabilní klopný obvod s vnější vazbou. Jeden z monostabilních klopných obvodů má konstantní velmi krátký čas a u druhého monostabilního klopného obvodu je délka pulsu výše popsaným způsobem řízena.