Kombinační obvody

Kombinační obvody jsou vytvořeny z hradel a jejich výstup je dán pouze okamžitou kombinací vstupních stavů. Pokud vytvoříme a realizujeme jakoukoliv rovnici, kde není počítáno s předcházejícím stavem, pracujeme s kombinačním obvodem. Běžné kombinační obvody, které jsou brány jako funkční celky jsou:  kodéry a dekodéry  multiplexory a demultiplexory  komparátory  sčítačka poloviční a úplná  generátory paritních bitů

Syntéza kombinačních logických obvodů Syntézou kombinačních logických obvodů se rozumí postup, kdy ze slovního zadání problému se vhodným postupem dopracujeme k odpovídajícímu kombinačnímu logickému obvodu. Při tom využíváme se využívá všech dovedností jako je například minimalizace a logické funkce nebo převod rovnice logické funkce na libovolné schéma.

Obecný postup Pro řešení libovolné úlohy z této oblasti platí obecné schéma podle kterého budeme v následujících příkladech postupovat.  Určení jednotlivých proměnných a funkcí, které je třeba odvodit.  Ověření, že proměnné i funkce jsou skutečně dvojkové a zvolení konvence pro další výpočet.  Sestavení pravdivostní tabulky každé funkce.  Napsání logické funkce.  Zjednodušení výrazů těchto logických funkcí některou z metod pro minimalizaci.  Ověření, že získané výrazy pro hledané funkce odpovídají zadání.  Nakreslení odpovídajících schémat zapojení.

Syntéza problému Jako vhodný příklad kde se budete lehko orientovat je příklad ovládání světel automobilu. V automobilu jsou 4 druhy světel a nezávislé ovládací prvky, kterými je možno světla zapnout. Světla se sepnou vždy, je-li sepnut jejich spínač.Jedná se o světla  parkovací  tlumená  dálková  mlhová

Spínače nazveme podle toho která světla spínají :  spínač pro parkovací světla  spínač pro tlumená světla  spínač pro dálková světla  spínač pro mlhová světla

Pro správnou funkci ovládání světel automobilu musí platit následující závislosti :  v určitém okamžiku nelze zapnout víc, než dva reflektory  reflektory mlhových světel mají přednost před dálkovými  parkovací světla se zapínají samostatně  zapnutí světel tlumených, dálkových nebo mlhovek způsobí automaticky zapnutí parkovacích světel Máte navrhnout schéma logického obvodu, které bude splňovat uvedená kritéria. Schéma realizujte jako kontaktní i pomocí hradel.

Postup Nezávisle proměnné jsou spínače světel, které ovládá řidič automobilu označíme se malými písmeny  spínač pro parkovací světla p  spínač pro tlumená světla t  spínač pro dálková světla d  spínač pro mlhová světla m

Závislá funkce je vlastní funkce světel a tu označíme velkými písmeny :  parkovací světla ŽP  tlumená světla ŽT  dálková světla ŽD  mlhová světla ŽM

Jak nezávisle proměnná, tak i funkce mohou nabývat jen dvou stavů (spínače mohou být zapnuté či vypnuté, světla svítí či nesvítí) jsou tedy binární. Vyvozený závěr - nezávisle proměnné i logické funkce jsou binární. Proto bude nadále platit :  logická 0 – spínač rozepnut nebo světlo nesvítí  logická 1 – spínač sepnut nebo světlo svítí

Sestavení pravdivostní tabulky

Poznámky k sestavení pravdivostní tabulky :  Sestavování části pro nezávisle proměnné je vždy standardní a pořadí proměnných je libovolné. Pokud bychom zvolili jiné pořadí, měla by část logických funkce jiný tvar, ale konečné funkce včetně schéma by byla stejná.  Sestavení sloupce pro parkovací světla odpovídají podmínce, že parkovací světla lze zapnout samostatně (tomu odpovídá řádek 8), ale zapnutí ostatních světel vede automaticky k jejich zapnutí (řádky 1 ÷ 7 a 9 ÷ 15). Funkce je nulová jen na řádku č. 0.  Sestavení sloupce pro tlumená světla má podmínku, že se sepnou vždy, je-li sepnut jejich spínač. Tato funkce nabývá tedy hodnoty logické 1 v řádcích, kde je nezávisle proměnná t logická 1, tj. 4 ÷ 7 a 12 ÷ 15. Zároveň můžeme rovnou v těchto osmi řádcích zapsat pro funkce ŽD a ŽM logickou 0, protože platí podmínka, že v určitém okamžiku nelze zapnout více, jak 2 reflektory.

 Funkce ŽD a ŽM jsou obě nulové v řádcích 0 (žádný spínač není sepnut) a 8 (zde je sepnut pouze spínač parkovacích světel). V řádcích č. 1 a 9 je sepnut spínač m (logická 1) a tomu odpovídá i logická funkce ŽM, která je v těchto řádcích tedy logická 1. Podobně v řádcích 2 a 10 je sepnut spínač dálkových světel a tomu odpovídá i funkce ŽD, která je v těchto řádcích logická 1.  U posledních dvou volných řádků je opět třeba brát v úvahu podmínku, že v určitém okamžiku nelze zapnout více, než 2 reflektory. Kterým reflektorům musíme dát přednost říká podmínka, že reflektory mlhových světel mají přednost před dálkovými. Proto v těchto dvou řádcích nabývá funkce ŽM hodnoty logická 1.

 Nyní můžeme zapsat výrazy pro všechny hledané logické funkce (tam, kde logické funkce nabývají hodnoty logické 1). Tato kombinace se ve výsledném výrazu objeví jako logický součin příslušných proměnných. Výsledná funkce má pak tvar logického součtu těchto součinů.  Výsledné výrazy jsou zbytečně příliš složité, že je lze zjednodušit a tím i odpovídající výsledné schéma.Pro zjednodušení použijeme postup za pomocí Karnaughových map. Pro každou funkci sestavíme jednu mapu a provedeme minimalizaci.

Karnaughovy mapy pro ovládání světel automobilu

Výsledné funkce odpovídající naznačené minimalizaci mají tvar : ŽP = p + t + d + m ŽT = t ŽD = t. d. m ŽM = t. m

Ověření Je třeba ověřit, že funkce odpovídají zadání. Je třeba zjistit, jsou-li minimalizované výrazy v souladu se všemi podmínkami  parkovací světla ŽP = p + t + d + m lze sepnout spínačem p, zároveň se ale rozsvítí automaticky při sepnutí ostatních světel t,d,m. Protože tyto spínače jsou ve výrazu pro funkci ŽP na sobě nezávislé (logický součet), hledaná funkce odpovídá zadání  tlumená světla ŽT = t lze sepnout spínačem t. Pro splnění podmínky, že mohou v jednom čase svítit pouze dva reflektory, musí být u funkcí ŽM a ŽD proměnná t v inversní podobě (rozpínací kontakt - znemožní jejich zapnutí). Obě funkce obsahují nezávisle proměnnou t, takže hledaná funkce vyhovuje zadání

 dálková světla ŽD = t. d. m lze sepnout spínačem d a zároveň mimo již zmíněné podmínky u funkce tlumených světel ještě musí být zaručeno, že nebudou svítit současně s mlhovými světly majícími přednost podle zadání. Tato podmínka je splněna přítomností negace nezávisle proměnné m ve výsledném výrazu (rozpínací kontakt aktivovaný v okamžiku sepnutí mlhových světel přeruší obvod světel dálkových). Tedy i funkce D odpovídá zadání  mlhová světla ŽM = t. m lze sepnout spínačem m. Koincidence s ostatními světly byla již řešena v předchozích bodech

Výsledek Odpovídají-li všechny hledané funkce zadání je řešení správné. Vlevo kontaktní zapojení, vpravo s integrovanými obvody

Dekodéry

Jak už naznačuje název, kodér je kombinační logický obvod, který v reakci na vstupní kombinaci stavů generuje určitý kód, tj. binární kombinaci stavů. Obecně lze dekodér definovat jako logický obvod, který má n vstupů a m výstupů. Název dekodér je odvozen od toho, že takový kombinační obvod převádí kód n vstupních proměnných na kód m výstupních proměnných. Poznámka. V některé literatuře lze nalézt oba pojmy - a to jak dekodéry, tak i kodéry s tím, že dekodéry identifikují určité (nám neznámé nebo nepoužívané) kódy, zatímco kodéry generují tyto určité kódy. Protože podstata obou procesů je naprosto shodná - převod jednoho kódu na jiný - nezávisle na tom, který kód je nám známý, budeme používat pouze jeden termín a to dekodér.

Dále se budeme zabývat pouze dekodéry, které mají ve smyslu předcházející definice n  2 i m  2. Dekodéry splňující podmínku n  2 a m = 1 tj. přepínač více vstupů na jeden výstup, se označují jaké multiplexory, obdobné dekodéry vyhovující podmínce n = 1, m  2 (přepínač jednoho vstupu na různé výstupy) označujeme demultiplexory. Protože jejich funkce i použití je natolik specifické, že jim věnujeme samostatnou kapitolu.

Dekodéry s převodem na binární kód Dekodér z kódu 1 z 10 na binární (též na BCD) Dekodér kódu 1 z 10 na kód binární patří k velmi často používaným dekodérům, neboť převádí číslo z desítkové soustavy do soustavy binární. Jeho činnost vyplývá z následující pravdivostní tabulky. Schéma tohoto obvodu je na dalším obrázku. Rozdíl mezi kódem binárním a kódem BCD je zde jen v tom, že kód binární může mít libovolné množství tlačítek s odpovídajícími výstupy, kdežto kód BCD je omezen na 10 tlačítek na číslici, čemuž odpovídají opět 4 váhové bity.

Dekodér kódu 1 z 10 na kód binární (BCD)

Schéma dekodéru kódu 1 z 10 na kód binární (BCD)

Stiskne-li se jakékoliv tlačítko, dekodér generuje odpovídající čtyřbitový binární kód BCD. Například při stisknutí tlačítka 5 se dostane logická 0 na jeden ze vstupů hradel A a C, takže jejich výstupy se dostanou do logické 1. Protože na všech vstupech hradel B a D jsou logické 1, jejich výstupy zůstávají v logické 0 a dekodér generuje tedy kód neboli binární ekvivalent desítkového čísla 5. Tento dekodér, jako všechny ostatní, generuje výstupní kód pro každý individuální vstup. Jako spínače mohou sloužit jak kontakty, tak i spínací tranzistory, připínajícími příslušný vstup na potenciál země.

Dekodér z kódu N + 3 na binární kód (BCD kód) Dekodér z kódu N + 3 na binární kód je příklad dekodéru, kde při jeho návrhu lze výhodné použít metodu minimalizace pomocí Karnaughovy mapy. Kód N+3 je vlastně binární kód posunutý o tři. Z tohoto důvodu lze použít pro zápis výstupních funkcí Karnaughovy mapy s tím, že zbylých šest polí, která pravdivostní tabulka neobsahuje je nezadaných. Tento postup vede k minimalizaci neúplně zadané funkce. Pravdivostní tabulka se sestaví tak, že se do levé části pro vstupy napíše kód N + 3, do pravé části standardní binární kód BCD. Pak pro jednotlivé výstupní funkce D, C, B a A se sestaví Karnaughovy mapy, provede se minimalizace a zapíší rovnice, které jsou podkladem pro nakreslení výsledného schématu dekodéru.

 Rovnice odpovídající naznačené minimalizaci Karnaughových map:  A = E  B = E. F + E. F  C = F. G + E. G + E. F. G  D = G. H + E. F. H

Binární dekodéry Binární dekodéry je souhrnný název pro dekodéry převádějící binární kód na jakýkoli v jiný kód. Základním dekódovacím obvodem je hradlo AND. Jak známo, je jeho výstup logické 1 pouze tehdy, když jsou všechny vstupy v logické 1, takže při správném propojení vstupů ke zdroji dat může hradlo AND identifikovat přítomnost jakéhokoliv binárního čísla. Většina aplikací ale vyžaduje zjištění všech možných stavů, které mohou být znázorněny pro daný počet vstupních bitů.

Dekodér z binárního kódu na kód 1 z N Nejjednodušším používaným dekodérem tohoto typu je dekodér 2bitového binárního kódu na kód 1 ze 4. Pravdivostní tabulka má tedy 2 vstupní proměnné a 4 výstupní proměnné Praktická realizace bývá většinou pomocí hradel AND nebo NAND. Použití hradel AND Jestliže bude binární číslo na vstupu např. 00, budou výstupy z obou invertorů v logické 1 a hradlo 1 bude tudíž mít na výstupu logickou 1. Hradla 2, 3, 4 budou v tom okamžiku mít alespoň na jednom vstupu logickou 0 a budou tedy mít na výstupu též logickou nulu. Tak, jak se budou postupně měnit stavy na vstupech, bude se logická 1 posunovat vždy na výstup příslušného hradla. Protože pouze jeden ze čtyř možných výstupů bude logická 1 v jakémkoliv daném čase, nazýváme tento obvod dekodér jeden ze čtyř.

Poznámka Dekodér takovýchto obvodů musí být vždy úplný, jinak dochází k hazardním stavům, kdy několika vstupním kombinacím odpovídá jedna výstupní kombinace!

Dekodér z binárního kódu na kód 1 z 10 Funkci výše popisovaného obvodu lze též chápat jako převodník binárních čísel na desítková. Převádí binární číslo na výstupní signál představující jedno ze čtyř desítkových čísel 0, 1, 2 a 3. Pokud se tento dekodér rozšíří, pak je z něj možno realizovat úplný převod na dekadická čísla 0 až 9 (princip je zcela stejný). Dekodéry BCD kódu na kód 1 z 10 jsou nejpoužívanější dekodéry tohoto typu, protože převádějí BCD kód do běžně používané desítkové soustavy.

Vstup do tohoto dekodéru je paralelní čtyřbitové číslo zastupující kód BCD. Deseti hradel AND je použito k testování vstupů. Dekódují deset možných vstupních stavů 0 ÷ 9. Je-li na vstupech číslo v kódu BCD, budou všechny vstupy u některého hradla ve stavu logické 1 a na výstupu tohoto hradla bude logická 1 indikovat přítomnost tohoto BCD čísla.

Čtyřbitové BCD číslo s bity a, b, c a d je přivedeno na invertory, které generují normální a doplňkovou verzi vstupů, které mají být připojeny na vstupy dekodéru, přičemž bit A je bit s nejmenší vahou, nejméně platný bit LSB (the least significant bit).

Jsou-li všechny vstupy hradla ve stavu logických úrovní 1 je výstup hradla AND v logické 1. Pro všechny ostatní kombinace vstupních signálů je výstup ve stavu logická 0. Je-li na vstupy přivedena jedna z deseti možných kombinací BCD kódu, např. 0110, budou všechny vstupy 7. hradla ve stavu logická 1, při čemž výstupy všech ostatních hradel budou ve stavu logické 0. Výstup z tohoto hradla půjde tedy do logické 1 značí přítomnost čísla v kódu BCD. Z pravdivostní tabulky je patrné, že neplatné čtyřbitové kombinace na vstupu dekodéru nastaví všechny výstupy do stavu logická 0. Tento dekodér pozná 4 bitová čísla, která standardní kód BCD neobsahuje (čísla 10 – 15) a identifikuje je tak, že výstupy všech hradel jsou ve stavu logické 0.

Dekodéry které mají n vstupů a 2n výstupů, z nichž je aktivní vždy jen jeden se nazývají též dvojkové dekodéry. Číslo aktivovaného výstupu (výstup v logické 1) totiž odpovídá dvojkové hodnotě přivedené na (adresové) vstupy.

Dekodér z kódu BCD na 7segmentový kód Kód, který převádí dvojkovou informaci do podoby, jež ovládá zobrazovací jednotku se nazývá sedmisegmentový kód. Jeho výstupní stavy rozsvěcují sedm světelných segmentů do podoby desítkové číslice 0 ÷ 9. Sedmisegmentová zobrazovací jednotka LED (Light Emiting Diode) má rozmístěny segmenty do tvaru osmičky, jak ukazuje obrázek. Označení segmentů není libovolné, vždy se začíná segmentem nahoře a postupuje po směru hodinových ručiček. Tvar osmičky bývá kolmý. LED - zobrazovač se skládá ze sedmi svítivých diod poskládaných do tvaru číslice 8.

Pokud rozsvítíme všechny diody bude vysvícen tvar čísla 8. Pokud nerozsvítíme diody e, f bude svítit tvar čísla 3 atd. V praxi je to řešeno tak, že jsou spolu spojeny buď všechny anody a přivedeny na + Ucc. V tom případě se diody rozsvítí po přivedení stavu 0 na katodu. Jiný způsob je v podstatě negací prvního. Jsou propojeny všechny katody a připojeny na –Ucc, nebo na zemní potenciál a v tom případě se diody rozsvítí po přivedení 1 na anodu. Integrovaný obvod dekodéru sedmisegmentového kódu SN 7446 přivádí na segment, který se má rozsvítit stav logické 0. Je tedy určen pro zobrazovače se společnou anodou. Pravdivostní tabulka sedmisegmentového kódu.

K řešení takovýchto složitějších případů je možno přistupovat 2 způsoby, ale v každém případě budeme pracovat s pravdivostní tabulkou.

klasický způsob, kde při návrhu vycházíme z pravdivostní tabulky. Sestavíme ji tak, že si uvědomíme, zda pro každou jednotlivou kombinaci BCD kódu příslušné segmenty, vyjadřující jeho desítkovou hodnotu, svítí či nikoliv. Nesvítí-li segment, objeví se v pravdivostní tabulce logická 1, při svícení logická 0 (na výstupech je opět invertující signál). Pro každý segment sestavíme Karnaughovu mapu, funkci zminimalizujeme a postupně sestavíme výsledné schéma.

Jiný způsob je jednodušší a předpokládá použití programovatelné paměti. Tuto paměť naprogramujeme podle pravdivostní tabulky, kde vstupní kód BCD bude sloužit jako adresa a výstupy paměti slouží ke spínání 7segmentovky. V tomto případě se jedná o paměť typu PROM

Multiplexory a demultiplexory

Česky by se tyto obvody mohly označit jako přepínače. Multiplexor je tedy přepínač, kterým se může přepínat n vstupů (zdrojů dat) na jediný výstup a provádět tak výběr jednoho údaje (zdroje dat, vstupu) z x dalších pomocí výběrových signálů (adres). Demultiplexor je zařízení zcela opačné, to znamená, že se opět jedná o přepínač, ale tentokrát přepíná jedinou vstup (sběrnici) na n možných výstupů pomocí výběrových signálů (adres). Jednou z nejběžnějších aplikací multiplexoru, kromě vlastní činnosti přepínače, je převod paralelních dat na sériová.

Adresové vstupy jsou nezbytné zajištění výběru vstupního i výstupního vedení nebo-li určují, který ze vstupu multiplexoru se propojí na výstup a na který výstup z demultiplexoru se propojí vstup. Obecně lze říci, že multiplexor je obvod s 2 n informačními vstupy, n adresovými vstupy a jedním výstupem. Když se na adresové vstupy CBA přivede adresa (A je bit s nejnižší váhou), pak se stav na datovém vstupu n se objeví na výstupu.

Rozdělení multiplexorů, demultiplexorů Multiplexory a demultiplexory lze rozdělit na :  mechanické  elektronické: analogové číslicové Nejjednodušší multiplexor (demultiplexor) je více poziční přepínač, který se též nazývá selektorový nebo výběrový. Mechanické multiplexory jsou nejjednodušší, umožňují přenášet jak analogový tak číslicový signál, ale jejich rychlost je velmi omezená a dále neumožňují jednoduché automatické adresování.

Elektronické multiplexory konstruované pro analogové signály jsou často relé, dále bipolární spínače či spínače MOSFETové. Elektronické multiplexory konstruované pro číslicový signál jsou sestaveny z hradel. V této publikaci se budeme výhradně zabývat těmito multiplexory a demultiplexory.

Návrh multiplexoru Binární datový selektor Binární datový selektor je nejjednodušší číslicový multiplexor, který má dva vstupní zdroje dat a jednoduchý výstup, přičemž každý ze vstupních zdrojů může být vybrán a napojen na výstup. Tento nejjednodušší multiplexor lze realizovat invertorem a třemi hradly typu NAND, kde A a B jsou vstupy dat, X je řídící vstup. Stav tohoto vstupu určuje, který vstupní signál se dostane na výstup.

Bude-li X = 0 pak na výstupu hradla 1 bude stav 1 a na výstupu hradla 2 bude součin B. X a protože X = 0 pak X = 1, lze tento součin zjednodušit na B. 1 = B Jestliže tyto stavy vynásobím v hradle 3 dostanu výsledek 1.B = B Pokud se změní stav vstupu X, změní se poměry v hradlech tak, že bude zablokováno hradlo 2 a na výstupu bude stav vstupu A.

Čtyřvstupý multiplexor Čtyřvstupý multiplexor propojuje čtyři zdroje dat na jeden výstup. Jeho zapojení je v principu shodné s binárním datovým selektorem s tím rozdílem, že pro adresaci je třeba větší dekodér, který je schopen rozlišit 4 možné stavy. Jako u všech multiplexorů, může být zde pouze jeden ze čtyř vstupních zdrojů dat propojen na výstup. Výběr, který z těchto čtyř zdrojů dat bude propojen k výstupu určuje právě dekodér. Na vstup dekodéru je přivedena dvoubitová binární adresa AB. Dekodér rozpozná jeden ze čtyř možných vstupních kódů a logickou jedničkou na výstupu aktivuje příslušné hradlo (porovnejte rozdíl mezi dekodérem a multiplexorem). Velmi jednoduše řečeno dekodér přes hradlo umožňuje průchod vybranému signálu! Princip spočívá v kombinaci jak dekódovací, tak otvírací funkce téhož hradla tak, že vlastně sloučíme hradla (stejných čísel) z dekodéru a multiplexoru do jednoho.

Když je například dvoubitová vstupní adresa 00, není výstup hradla 0 díky dekodéru oproti ostatním hradlům (1,2,3) zablokován a na svůj výstup pouští negovaný signál x0. V hradle 4 se díky negaci tento signál opět zneguje, takže se na výstup dostává v nezměněné podobě. Na vstupu hradla 4 jsou výstupy z hradel 1,2 a 3 v logických 1, takže výstup z hradla 0 neovlivní. Takovéto multiplexory mohou mít i dva výstupy a to jeden normální a jeden invertovaný. Podobným způsobem jsou konstruovány i vícevstupé multiplexory (16tivstupé apod.).

Demultiplexor Binární demultiplexor Jak je z předešlého patrné, problematika demultiplexorů je téměř shodná s tím, co bylo řečeno o multiplexorech Jednoduchý vstup je přiveden na obě výstupní hradla. Signálem X vybírá obvod, obdobně jako u binárního datového selektoru, které hradlo bude otevřené a na který výstup bude přiveden vstupní signál. Je-li X = 1 otvírá hradlo 1 a vstup jím může procházet na výstup y 0. V opačném případě otvírá hradlo 2 a vstup prochází na výstup y 1.

Čtyřvýstupový demultiplexor Čtyřvstupový demultiplexor propojuje jeden zdroj dat na čtyři výstupy. Jeho zapojení je v principu shodné s binárním datovým selektorem s tím rozdílem, že pro adresaci je třeba větší dekodér, který je schopen rozlišit 4 možné stavy. Jako u všech demultiplexorů, může být zde pouze jeden ze čtyř výstupů propojen na vstup dat. Výběr, který z těchto čtyř výstupů bude propojen se vstupem určuje právě dekodér. Na vstup dekodéru je přivedena dvoubitová binární adresa AB. Dekodér rozpozná jeden ze čtyř možných vstupních kódů a logickou jedničkou na výstupu aktivuje příslušné hradlo (porovnejte rozdíl mezi dekodérem a multiplexorem ). Velmi jednoduše řečeno dekodér přes hradlo umožňuje průchod vybranému signálu! Princip spočívá v kombinaci jak dekódovací, tak otvírací funkce téhož hradla takže vlastně sloučíme hradla (stejných čísel) z dekodéru a demultiplexoru do jednoho.

Použití multiplexorů a demultiplexorů Multiplexory a demultiplexory mají velmi široké uplatnění zejména ve výpočetní technice, v telekomunikacích apod. V této části si uvedeme typické příklady jejich použití Generátor sériového binárního slova Jednou z aplikací multiplexoru v číslicových obvodech je generátor sériového binárního slova. Jsou určité případy, které vyžadují generování jednoduchého pevného sériového slova na nějakou speciální funkci. Oproti převodu paralelního slova na sériové, je zde výstupní slovo stále stejné, pevně dané stálým propojením vstupů na logickou 0 nebo logickou 1. Proto také nenajdeme na vstupu multiplexoru žádný vstup - zdroj dat, ale jen jeho napájení a adresování.

Blokové schéma osmibitového multiplexoru použitého jako generátor sériového binárního slova

Zjištění stavu specifikovaných částí V případě, kdy je na počítač napojeno více obvodů, které počítač musí obsluhovat, je na jeho vstupu multiplexor, který přepíná v určitých nastavitelných intervalech informaci o stavu jednotlivých částí. Počítač informaci zpracuje a poté vydá povely k jednotlivým obsluhovaným částem v podobě změny řídící nebo akční veličiny, tentokráte přes demultiplexor. Převod dat paralelní / sériová Jednou z možných i když málo užívaných aplikací multiplexoru je převod paralelních dat na sériová. Paralelní binární slovo se přivede na datové vstupy multiplexoru. Postupným (sekvenčním) předáváním informací ze vstupů na výstup, se na tomto výstupu objevuje sériové slovo, které reprezentuje paralelní vstupní slovo.

Přepínání informace S problémem přepínání informace se setkáváme, když se více veličin A = a 1 a 2...a n, B = b 1 b 2...bn atd. má v různých okamžicích přivádět do společného bodu. Převod dat sériová/paralelní Převod sériových dat na paralelní je jednou z možných aplikací demultiplexoru. Aby mohla být konverze dat prováděna, musí být za výstupy z demultiplexoru připojeny nějaké paměťové prvky, na kterých zůstane informace ze vstupů po celou dobu, než se na výstup dostane poslední bit a než je pak celé slovo dále zpracováno nebo vysláno. V našem příkladě jsou jako paměťové prvky použity klopné obvody, které tvoří dohromady paměťový registr. Slovo zaznamenané v paměťovém registru v něm zůstane do té doby, dokud nepřijde nový zápisový impuls, který zapíše nové slovo do registru.

Je-li na vstup přivedeno osmibitové sériové slovo a adresové bity se postupně mění od 000 až po 111 (narůstá binární hodnota), znamená to, že hradla demultiplexoru jsou postupně, jedno po druhém (sekvenčně) otvírána shora dolů. Samozřejmě musí být synchronizovány změny signálu přicházejícího na datový vstup s příslušnými adresovými vstupy. Pravdivostní tabulka vyjadřující tuto funkci demultiplexoru

Osmivýstupový demultiplexor použitý jako konvertor sériových dat na paralelní

Komparátory

Binární komparátor je kombinační logický obvod, který sleduje dvě paralelní binární vstupní čísla a generuje výstupní signál logické 0 jen tehdy, jsou-li si tato dvě čísla rovna. To znamená, že dvě binární slova jsou shodná pouze tehdy, když jsou shodná ve všech odpovídajících si bitech. Nejsou-li čísla nebo slova táž, bude na výstupu logická 1. Platí pro ně výraz : Tento výraz je vlastně funkce obvodu EX-NOR, protože zcela vyhovuje výše uvedené charakteristice. Dá se tedy říci, že obvod EX-NOR je vlastně dvoubitový binární komparátor. U něj se též na výstupu se objeví logická 1 pouze tehdy, jsou-li vstupní signály shodné. Při rozdílnosti vstupních bitů generuje výstup logickou nulu. Mimo tento obvod může jako komparátor sloužit též obvod AND-OR invert (7450 a 7453).

Zleva – Schematická značka EX-OR, jedno a dvoubitový komparátor s obvody AND-OR-invert s negovaným výstupem Realizace funkce komparátoru základními logickými členy

Trojbitový komparátor s určením relativní velikosti dvou čísel Zapojení komparátorů, které rozeznají jen neshodu je v dosti případech nedostačující. Často je potřeba rozeznat které z čísel je větší či menší, nebo jsou-li si obě čísla rovna. Výklad bude proveden podle schématu.

Jsou-li dvě čísla různá, má větší číslo v nejvyšším bitu, ve kterém se neshoduje hodnotu logická 1. Tak například čísla A = 110 a B = 101. Protože se neshodují v prvém a druhém bitu, bere se v úvahu jen rozdíl v nejvyšším neshodném bitu. Číslo A má bit o váze 2 1 = 0, je tedy toto číslo větší než číslo B. Nižší bity se již nemusí brát v úvahu. Komparátor, který umí realizovat takovouto funkci, lze rozdělit do dvou částí a to část shodnosti (I. sekce) a část přijímající informace o shodnosti bitů určující relativní velikost (II. sekce). Logický člen 10 (dále jen člen) na obrázku sleduje shodnost všech 3 bitů. Nastane-li shodnost, pak má na všech 3 vstupech signál logická 1 a jeho výstupní signál (logická 0) invertuje člen 11 (na signál logická 1).

Porovnají-li se na tomto komparátoru čísla A a B, je z prvého členu výstupní signál logická 1, z druhého a třetího členu signál logická 0. Proto na výstupu členu 10 bude signál logická 1, takže shodnost nenastává. Na vstupu členu 6 jsou signály A 2  1 a B 2  0. Tento člen sleduje přítomnost nejvyšších bitů. Protože na vstupu členu 6 je alespoň jeden signál logická 0, pak na jeho výstupu je signál logická 1, který je přiveden na vstup členu 9 a umožní další porovnání. Na vstup členu 5 přichází z členu 1 signál logická 1, který tento člen uvolňuje a říká, že bity A 2 a B 2 jsou shodné a mohou se porovnávat bity nižší. Protože A 1  1 a též B 1  1, mají všechny 3 vstupy členu 5 logickou 1 a jeho výstup má signál logická 1.

Výstup členu 5 je spojen se vstupem členu 9, čímž blokuje ostatní vstupy logického členu a na výstupu bude signál logická 1, což znamená, že A>B. Na vstupu členu 8 je signál logická 1 ze členu 1 a signál logická 0 ze členu 2. Proto výstup členu 8 bude mít signál logická 1, který invertuje člen 7. Signál logická 0 pak blokuje člen 4, jehož výstupní signál logická 1 je přiveden na vstup členu 9. Mají-li výstupy členů 1 a 5 signál logická 0, má výstup členu 11 A  B signál logická 0 a výstup členu 9 A > B má signál logická 1 a výstup členu 12 A < B je signálem ze členu 9 uveden do stavu logické 0.

Odvození rovnic pro dvoubitový komparátor

Zapojení kaskády 3 komparátorů 7485

V současné době se vyrábí komparátor 7485, který má vstupy  A 0, A 1, A 2, A 3, B 0, B 1, B 2, B 3  a kaskádní vstupy a výstupy A = B, A B. Tyto kaskádní vstupy se používají, je-li třeba porovnávat čísla s více než 4 bity. U prvé kaskády se tyto vstupy blokují připojením na logickou 1.

Sčítačky

Binární sčítačka Binární sčítačka je základním počítacím obvodem používaným u číslicových počítačů, elektronických kalkulaček, mikroprocesorů a dalších číslicových zařízení používajících číslicové operace. Její funkcí je sčítání dvou binárních čísel. Základní pravidla pro sčítání dvou binárních čísel jsou následující: = = = = 0 a přenos 1 do vyššího řádu Je zřejmé, že výsledky sčítání v binární soustavě jsou shodné s činností obvodu EX-OR. Proto má tento obvod v binární sčítačce nejčastější použití. V literatuře se lze také setkat s tímto obvodem s označením sčítačka modulo 2.

Poloviční sčítačka Porovnáme-li činnost obvodu EX-OR s pravidly pro sčítání binárních čísel zjistíme, že obvod EX-OR umí sečíst dva bity, ale neumí vygenerovat přenosový bit, který je třeba připočíst k bitům vyššího řádu v případě, jsou-li oba sčítané bity jedničkové. Je tedy třeba najít obvod, který tento bit vygeneruje. Musí mít na svém výstupu logickou 1 jen v tom případě, jsou-li oba sčítané bity jedničkové. Takový obvod je hradlo realizující logický součin, nebo-li hradlo AND. Matematické vyjádření poloviční sčítačky :

Úplná sčítačka Abychom mohli sečíst dvě vícebitová čísla, musíme umět :  sečíst dvě číslice stejného řádu  vygenerovat přenos do vyššího řádu (přenosový bit)  přijmout přenos z nižšího řádu Úplná sčítačka má tedy v porovnání s poloviční sčítačkou navíc přenos z nižšího řádu. Matematické vyjádření plné sčítačky je :

Schema úplné sčítačky

Vícemístné dvojkové sčítačky Schéma plné dvojkové mnohabitové sčítačky lze snadno realizovat pouhým spojováním schémat vícemístných sčítaček, tj. sčítačky schopné sčítat mnohabitová čísla. Při sčítání prvních dvou bitů buď použijeme poloviční sčítačku (nepotřebujeme přijímat přenos z předchozích sčítání nebo je-li to výhodnější, použijeme sčítačku úplnou, ale na přenosový vstup připojíme logickou 0.

Sčítačka se zrychleným přenosem Označíme-li tp jako dobu potřebnou k vytvoření přenosu pro jeden stupeň a t jako dobu zpoždění členu EX-OR, můžeme vypočítat okamžiky, kdy jsou vytvořeny různé částečné součty S1 ÷ S4 a P1 ÷ P4 : S1 = 2t P1 = t + tp S2 = 2t + t p P2 = t + 2t p S3 = 2t + 2t p P3 = t + 3t p S4 = 2t + 3t p P4 = :t + 4t p

Je zřejmé, že činnost závisí na době přenosu a na počtu stupňů, což je vlastně počet sčítaných číslic a proto se pro vícebitová čísla stává normální sčítačka příliš pomalá. Aby se odstranilo zpoždění, předvídá se (dopředu vypočítává) přenos pro každý stupeň jako funkce nižších bitů. Protože umožňuje získat přenos v určitém řádu, aniž bychom museli čekat na to, až se vytvoří přenos ve všech předcházejících řádech, je její schéma složitější. Samozřejmě se schéma zapojení komplikuje stále více, jestliže se zvětšuje počet řádů. Pracuje-li sčítačka tak, jak je naznačeno, je tp doba průchodu signálu jedním stupněm pro přenos a t je doba pro vytvoření Sn, takže sčítačka dá použitelný výsledek po uplynutí doby tp + t. Je zřejmé, že činnost obvodu se zrychlí téměř n krát. Problematika zrychleného přenosu překračuje rámec této publikace a zmínka je zde jen pro informaci.

Generátory paritních bitů

Při přenosu informace mezi různými jednotkami, může v řadě případů dojít vlivem rušení ke změně této informace. Správné přenášení se kontroluje pomocí dalších bitů, přidaných k užitečným bitům, přičemž hodnoty přidaných bitů závisí na užitečné informaci. Při příjmu vypočtou specializované obvody (naprosto stejným způsobem jako při vysílání) hodnoty těchto přídavných bitů. Pak se srovnají s přijatými přídavnými bity:  jsou-li shodné, považujeme zprávu za správně přijatou  nejsou-li shodné, není zpráva použitelná, došlo k chybě a musí se vyslat žádost o opakování přenosu

Nejjednodušší způsob pro takovou kontrolu je přidat jeden pasivní bit (pro sudou či lichou paritu). Metoda generování paritního bitu spočívá tedy v připojení logické 0 nebo logické 1 k zabezpečovanému slovu tak, že celkový počet logických jedniček ve slově (včetně paritního bitu) je buď sudý nebo lichý podle druhu parity. Tomu opět vyhovuje obvod EX-OR. V tabulce vidíme, že na jeho výstupu je logická 1 jen tehdy, je-li počet jedniček na vstupech lichý. A naopak na výstupu je logická 0 vždy, je-li počet jedniček na vstupech sudý. Je tedy výhodné použití obvodu EX-OR i při generování paritních bitů. Obvod zabezpečující čtyřbitové binární slovo je obrázku.

Pravdivostní tabulka obvodu EX-OR