Prezentace se nahrává, počkejte prosím

Prezentace se nahrává, počkejte prosím

Zavedení výuky programování hradlových polí FPGA ve VHDL

Podobné prezentace


Prezentace na téma: "Zavedení výuky programování hradlových polí FPGA ve VHDL"— Transkript prezentace:

1 Zavedení výuky programování hradlových polí FPGA ve VHDL
Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

2 O projektu Projekt vznikl na základě první výzvy Zlínského kraje k Operačnímu programu Vzdělávání pro konkurenceschopnost. Registrační číslo projektu CZ.1.07/1.1.08/ Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

3 Rozpočet projektu ,-Kč Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

4 Přínos projektu pro školu - Vyškolení odborných pedagogů - Vybudování materiálního zázemí výuky - Vytvoření učebních plánů pro ŠVP - Příprava učebních textů - Vytvoření e-learningové podpory výuky Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

5 Přínos projektu pro žáky - Seznámí žáky s použitím moderních elektronických součástek a trendů - Přispěje k odstranění jednostrannosti zaměření žáků, budoucích studentů VŠ, na hardware či software - Vytvoří předpoklady pro budoucí profesní kariéru Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

6 Termíny realizace projektu - Termín zahájení
Termíny realizace projektu - Termín zahájení listopad Termín ukončení říjen 2011 Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

7 Realizační tým Manažer projektu. Ing. Jiří Král Ekonom projektu. Ing
Realizační tým Manažer projektu Ing. Jiří Král Ekonom projektu Ing. Anna Zejdová Účetní projektu Zdeňka Vavříková Odborný učitel pro FPGA Ing. Jiří Král Odborný učitel pro e-learning Mgr. Petr Fuchs Odborný učitel pro evaluaci Ing. Lukáš Hapl Správce hardware a software Jan Koleček Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

8 Dotazy Případné dotazy k projektu zasílejte na. jiri
Dotazy Případné dotazy k projektu zasílejte na Ing. Jiří Král manažer projektu Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.


Stáhnout ppt "Zavedení výuky programování hradlových polí FPGA ve VHDL"

Podobné prezentace


Reklamy Google