Zavedení výuky programování hradlových polí FPGA ve VHDL Učebna Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

Prezentace na téma: "Zavedení výuky programování hradlových polí FPGA ve VHDL Učebna Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky."— Transkript prezentace:

1 Zavedení výuky programování hradlových polí FPGA ve VHDL Učebna Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

2 Za těmito dveřmi to bude Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky. Počítačová učebna s vybavením - 30 míst - 16 počítačů - dataprojektor - 16 výukových kitů

3 Tady? Vážně? Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

4 Nastupují profesionálové Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

5 Je vymalováno a tak nastupují podlaháři Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

6 Do učebny patří lavice Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

7 A samozřejmě počítače Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

8 Pracoviště studenta Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

9 Tak co nám ještě chybí? Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

10 Teď už nic. Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.

11 Dotazy Případné dotazy k projektu zasílejte na jiri.kral@roznovskastredni.cz Ing. Jiří Král manažer projektu jiri.kral@roznovskastredni.cz Tento projekt je spolufinancován Evropským sociálním fondem a státním rozpočtem České republiky.